SU1658210A1 - Дешифратор - Google Patents

Abstract

Изобретение относитс  к микроэлектронике и может быть использовано в устройствах вычислительной техники и автоматики. Целью изобретени   вл етс  повышение быстродействи  дешифратора Дл  этого в дешифратор введены генераторы 8 тока в первой ступени дешифрации бипол рные транзисторы 5, диоды 1и нафу- зочные резисторы 2 Втора  ступень дешифрации состоит из транзисторов 7 и генераторов 6 тока. Повышение быстродействи  достигаетс  за счет снижени  паразитной емкости, приведенной к информационным шинам; кроме того, основна  часть переходов база-эмиттер транзисторов 3 имеет обратное смещение Управление по информационным входам дешифратора осуществл етс  эмиттерными повторител ми 1 ил

Description

о ел

Оо N)

Изобретение относитс  к микроэлектронике и може быть использовано в устройствах вычислительной техники и автоматике.

Целью изобретени   вл етс  повышение быстродействи  дешифратора.

На чертеже представлена электрическа  схема дешифратора

На схеме обозначены диоды 1, нагрузочные резисторы 2, транзисторы 3. образующие третью ступень дешифрации (не обозначена), шина А питани  транзисторы 5 первой ступени дешифрации (не обозначены ), генераторы б тока второй ступени дешифрации (не обозначена), двухэмиттер- ные транзисторы 7, генераторы 3 тока первой ступени дешифрации, перва  группа инверсных информационных входов 9 дешифратора , перва  группа пр мых информационных входов 10 дешифратора, втора  группа инверсных информационных входов 11 дешифратора, втора  группа пр мых информационных входов 12 дешифратора, информационные выходы 13, шина 14 нупевлго потенциала Диоды 1, транзисторы 5, генераторы 8 токэ и резисторы 2 образуют первую ступень дешифрации, двухзэмиттерные транзисторы 7 и генераторы 6 тока - вторую степень дешифрации, а треть  ступень дешифрации бразуетс  транзисторами 7.

Дешифратор работает следующим образом

Ленна  ступень дешифрации выполн ет логическую функцию И, т.е. комбинаци  сигналов на первых выводах резисторов 2 соответствует функции И от комбинации сигналов высокого и низкого уровней на входах 9 и 10.

Втора  ступень дешифрации выполн ет логическую функцию ИЛИ т е комбинаци  сигналов на первых выводах генераторов 6 тока или на эмиттерах транзисторов 3 соответствует функции ИЛИ от комбинации сигналов высокого и низкого уровней на входах 11 и 12.

На выходах 13 дешифратора (коллекторы транзисторов 3) комбинации сигналов соответствуют функции И ЛИ-И от комбинации сигналов на входах 9-12.

Повышение быстродействи  дешифратора достигаетс  путем снижени  величины паразитной емкости, приведенной к информационным шинам, при этом основна  часть переходов база - эмиттер транзисторов 3 имеет обратное смещени , что позво л ет снизить паразитные емкости этих транзисторов, кроме того, управление го

информационным входам дешифратора осуществл етс  эмигтерными повторител ми на транзисторах 9 12.

Claims (1)

1. Формула изобретени 

   /Дешифратор, содержащий первую, вто- Рую и третью ступени дешифрации, перва  и втора  группы информационных входов первой ступени  вл ютс  соответственно

   0 первой группой пр мых и первой группой инверсных информационных входов дешифратора , перва  и втора  группы информационных входов второй ступени дешифрации  вл ютс  соответственно вто5 рой группой пр мых и агорой группой ин- вареных информационных входов дешифратора перва  и втора  группы информационных входов третьей ступени дешифрации соединены соответственно с

   0 информационными выходами первой и второй ступеней дешифрации, информационнее выходы третьей ступени дешифрации  вл ютс  информационными выходами дешифратора , отличающийс  тем. что,

   5 с целью повышени  быстродействи  дешифратора , перваг ступень дешифрации состоит из бипол рных транзисторов, базы когорыл  вл ютс  первой и второй группами информационных входов первойступени

   0 дешифрации, генератора тока, первые вы- оды которых соединены соответственно с эмиттерами бипол рных транзисторов, вторые выводы генераторов тока соединены с шиной нулевого потенциала дешифратора,

   5 матрицы диодов, катоды диодов каждого столбца матрицы соединены с первым выводом генератора тока, нагрузочных резисторов , первые выводы которых соединены с анодами диодов строки матрицы диодов и

   0  вл ютс  выходами первой ступени дешифрации , вторые выводы резисторов и коллекторы бипол рных транзисторов первой ступени дешифрации соединены с шиной питани  дешифратора, втора  ступень де5 шифрации состоит из четырех двухэмиттер- пых транзисторов, базы которых  вл ютс  пераой и второй группами информационных входов первой ступени дешифрации, четырех генераторов тока, первые выводы

   0 которых  вл ютс  информационными выходами второй ступени дешифрации, вторые выводы генераторов тока соединены с шиной нулевого потенциала дешифратора. коллекторы двухэмиттерных транзисторов

   5 соединены с шиной питани  дешифратора, первые -эмиттеры первого и третьего, первый эмиттер второго и второй эмиттер третьего, вторые эмиттеры первого и четвертого , второй эмитер второго и первый эмиттер четвертого дв/хэмиттерных трэн

   зисторов объединены и соединены с пер-рого, третьего и четвертого генераторов го

   вым выводом соответственно первого, вто- «а.