SU1631563A1 - Устройство дл считывани и кодировани изображений объектов - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в системах с техническим зрением дл  выделени  дефектов изображений фотошаблонов и печатных плат. Цель изобретени  - повышение точности устройства . Поставленна  цель достигаетс  путем учета признака св зности между фрагментами изображений, размер которых менее заданной величины или ориентаци  которых не совпадает с напргалением горизонтали или вертикали, что обеспечиваетс  введением триггера, элемента задержки и селектора св зных областей. 8 ил.

Description

Изобретение относитс  к автоматике, в частности к устройству дл  считывани  и кодировани  изображений, и может быть использовано в системах с техническим зрением дл  выделени  дефектов изображений фотошаблонов, печатных плат.

Цель изобретени  - повышение точности устройства.

На фиг.1 представлена блок-схема предлагаемого устройства; на фиг.2 - блок- схема селектора св зных областей; на фиг.З - схема блока коррекции изображений; на фиг.4 - схема блока структурного описани  изображений объектов; на фиг.5 - блок-схема узла преобразовани  кодов св зности; на фиг.6 - схема объединени  кодов; на фиг.7 - схема управлени  кодов; на фиг.8 - блок-схема дешифратора.

Устройство (фиг.1) содержит блок 1 ввода , блок 2 синхронизации, блок 3 коррекции

изображений, селектор 4 св зных областей, блок 5 структурного описани  изображений объектов, триггер 6 и элемент 7 задержки.

Селектор св зных областей (фиг.2) состоит из элемента 8 задержки, узла 9 марки- ровки, блока 10 пам ти и узла 11 преобразовани  кодов св зности.

Блок коррекции изображений (фиг.З) включает первый узел 12 преобразовани  изображений, элемент И 13, второй 14 и третий 15 узлы преобразовани  изображений , элементы 16 и 17 задержки, элементы И 18. .19 и 20, элемент 21 задержки.

Блок структурного описани  изображений объектов (фиг.4) содержит дешифратор 22, элемент И 23, узел 24 пам ти, элемент25 задержки, элемент ИЛИ 26, блок 27 пам ти, выполненный в виде ОЗУ, узел 28 пам ти, дешифратор 29, коммутатор 30, элемент ИЛИ 31, узел 32 пам ти, узел 33 маркировки , узел 34 управлени  и узел 35 пам ти.

W

Ё

Узел преобразовани  кодов св зности (фиг.5) выполнен на элементах 36 и 37 задержки , элементах ИЛИ 38-40, триггере 41, коммутаторах 42 и 43, элементе ИЛИ 44, триггере 45, элементе ИЛИ 46, схеме 47 объединени  кодов, схеме 48 управлени  кодов и элементе 49 задержки.

В состав схемы объединени  кодов (фиг.б) вход т коммутатор 50, счетчик 51, элемент ИЛИ 52, блок 53 пам ти (ОЗУ), элемент ИЛИ 54, схема 55 сравнени , элемент ИЛИ 56, блок 57 пам ти (ОЗУ), элементы 58 и 59 задержки, дешифраторы 60 и 61, элемент 62 задержки, сумматор 63, элемент ИЛИ 64, элементы 65 и 66 задержки, элементы ИЛИ 67 и 68, регистр 69, элемент И 70, элемент ИЛИ 71, коммутатор 72, элемент 73 задержки, дешифратор 74, стек 75, элемент 76 задержки, дешифратор 77, регистр 78 и элемент НЕ 79.

Схема управлени  кодов (фиг.7) содержит элемент ИЛИ 80, элемент И 81, элементы 82-84 задержки, регистр 85, счетчик 86, элемент ИЛИ 87, схему 88 сравнени , дешифратор 89, элемент ИЛИ 90 и элемент 91 задержки,

Дешифратор (фиг.8) выполнен на элементе НЕ 92 и элементах И 93 и 94.

Устройство работает следующим образом .

С выхода блока 2 тактовые импульсы поступают на вход блока 1 ввода, через тактовый вход 3 - на входы элементов 16,17 и 21 задержки и узлов 12,14 и 15 преобразовани  изображений, через вход селектора 4 - на тактовый вход элемента 8 задержки на второй вход узла 9 маркировки, через вход узла 11 преобразовани  кодов св зности - на входы элементов 36,37 и 49 задержки, через вход схемы 47 объединени  кодов - на входы элементов 58,59,65,66,73 и 76 задержки , стека 75, на один из входов элемента И 70, через тактовый вход схемы 48 управлени  кодов - на входы элементов 82,83,84 и 91 задержки, на один из входов элемента И 81, через блок 5 - на тактовые входы элемента 25 задержки, дешифраторов 22 и 29, на вторые входы узлов 35,28 и 32 пам ти, на второй вход узла 33 маркировки и на первый вход узла 34 управлени .

Перед очередным циклом считывани  изображени  блоком 1 на вход начальной установки устройства поступает импульс, который устанавливает триггер 6 в исходное состо ние, при котором на его выходе О. При этом также в исходное состо ние этим же импульсом через элементы ИЛИ 44 и 46 триггеры 41 и 45 устанавливаютс  в исходное состо ние (на их выходах О).

При этом на третьих выходах коммутатора 42 и 43 - О, на первом управл ющем входе коммутатора 50 - О, а на втором , что обеспечивает подключение выхода

сумматора 63 через коммутатор 50 к адресному входу младших разр дов ОЗУ 53, В режиме считывани  изображени  отсчеты бинарного изображени , полученные на выходе блока 1 ввода, подаютс  с частотой,

определ емой блоком 2, на вход блока 3, с выхода которого снимаютс  отсчеты откорректированных матриц горизонтали и вертикали , которые поступают на соответствующие входы блока 5.

Отсчеты откорректированных матриц горизонтали и вертикали формируютс  следующим образом.

Отсчеты изображени  поступают на вход схемы 12-1 узла 12. Сигналы с входа

блока 3 одновременно с поступлением на вход узла 12 поступают также на элемент 16 задержки, пройд  через который также одновременно поступают на элемент 17 задержки и на один из входов элемента И 18.

С выхода элемента 17 задержки сигнал отсчетов исходного изображени , пройд  через элемент И 13, поступает на вход узла 14. С выхода элемента И 18 сигнал отсчетов исходного бинарного изображени  поступает на вход узла 15. Коррекци  матрицы горизонтали производитс  на элементах И 13 и 19 при помощи узла 14-3, а матрица вертикали - на элементах И 18 и 20 при помощи узла 15-3. Отсчеты откорректированной матрицы горизонтали с выхода элемента И 19 поступают на первый вход дешифратора 22, на первый вход узла 35 пам ти и первый вход элемента И 23. На одном выходе дешифратора 22 формируютс  отсчеты, соответствующие началу горизонтали , а на другом выходе - отсчеты, соответствующие концу горизонтали. Отсчеты откорректированной матрицы вертикали с выхода элемента И 20 через элемент

21 задержки поступают на первый вход дешифратора 29, на первый вход узла 28 и второй вход элемента И 23. На выходе 1 дешифратор 29 формируютс  отсчеты, соответствующие началу вертикали, а на выходе

2 - отсчеты, соответствующие концу вертикали . На выходе элемента И 23 формируютс  фрагменты пересечени  горизонтали и вертикали и с задержкой с выхода элемента 25 поступают на вхйды узлов 35 и 28 пам ти.

Элемент 25 задержки уравнивает задержку формировани  отсчетов фрагментов начал и концов горизонтали и вертикали. В каждом из узлов 35 и 28 пам ти осуществл ютс  запись и хранение кодов номеров линий,

фрагментов псевдоузлов, начал и концов линий.

Информаци  о координатах узла и признаков Конец описани  снимаетс  с первого и третьего выходов узла 32 пам ти и совместно с информацией о фрагментах описани  узлов и кодов номеров горизонтальных и вертикальных линий с первых выходов узлов 35 и 28 пам ти поступает на первый выход устройства.

Координаты узлов записываютс  в узел 32 пам ти только в том случае, если на четвертом выходе узла 33 по вл етс  импульс, соответствующий начальному элементу св зных элементов узла. При наличии сложного узла на третьем выходе узла 33 по вл етс  импульс, который через элемент ИЛИ 26 поступает на вход записи блока 27, и так как на информационном входе блока 27 1 и адресный вход блока 27 через коммутатор 30 соединен с первым выходом узла 33, то в блоке 27 будет записана 1 по адресу, определ емому кодом узла с выхода узла 33.

При считывании изображени  узел 34 не функционирует. Одновременно с выхода блока ввода отсчеты бинарного изображени  поступают на первый вход селектора 4, где задерживаютс  на врем , равное обработке сигналов в блоке 3 на элементе 8 задержки, и поступают на первый вход узла 9. На первом и втором выходах узла 9 формируютс  коды номеров св зных элементов изображени , на четвертом выходе - импульс , соответствующий начальному элементу св зного изображени , а на третьем выходе - импульс, соответствующий первому элементу области пересечений.

Коды с первого выхода узла 9 через третий вход узла 11 поступают на вторые информационные входы коммутаторов 42 и 43. Коды с второго выхода узла 9 поступают на информационный вход блока 10 и через второй вход узла 11 преобразовани  кодов св зности с задержкой в один такт на элементе 49 задержки подаютс  на первые информационные входы коммутаторов 42 и 43. Адресный вход блока 10 определ етс  кодом номера узла, который поступает с второго выхода узла 33 блока 5. При этом код номера объекта в блоке 10 записываетс  в момент выделени  начального элемента узла с четвертого выхода узла 33. В момент по влени  первого элемента, вход щего в состав св зного изображени , на четвертом выходе узла 9 формируетс  импульс, равный одному элементу разложени  в строке, и поступает через четвертый вход узла 11с задержкой в один такт на элементе 37 задержки на первые входы схемы 47 объединени  кодов и схемы 48 управлени , а также

через элементы ИЛИ 39 и 40 на первые управл ющие входы коммутаторов 42 и 43. При этом первые информационные входы коммутаторов 42 и 43 подключаютс  соответственно с выходами одноименных коммутаторов , задава  код информации на информационном входе ОЗУ 53, на адресном входе старших разр дов ОЗУ 53 и адресном входе ОЗУ 57. Запись информации

0 в ОЗУ 53 производитс  по импульсу занесени  первого элемента, поступающему с первого входа схемы 47 объединени  кодов через элемент ИЛИ 52 на вход записи ОЗУ 53. При этом код адресного входа младших

5 разр дов ОЗУ 53 - нулевой, а коды на информационном и адресном входах старших разр дов имеют одинаковые значени . По этому же импульсу занесени , поступающему через первый вход схемы 48 управлени ,

0 через элементы ИЛИ 90 и И 81 по тактовому импульсу в счетчик 86 заноситс  очередной импульс, тем самым увеличива  его код на единицу. В том случае, если существует область пересечений, на третьем выходе узла

5 9 формируетс  уровень 1, который через первый вход узла 11 поступает на вход элемента 36 задержки, на второй управл ющий вход коммутатора 42 и нч первый управл ющий вход коммутатора 43 через элемент

0 ИЛИ 40, а также на четвертый вход схемы 47 объединени  кодов через элемент ИЛИ 38. С выхода элемента 36 задержки, имеющего задержку в один такт, импульс поступает на второй управл ющий вход коммутатора 43 и

5 первый управл ющий вход коммутатора 42 через элемент ИЛИ 39, а также на четвертый вход схемы 47 ч ерез элемент ИЛИ 38. Код адресного входа младших разр дов ОЗУ 53 на единицу больше, чем код на выходе ОЗУ

0 57, за счет того, что на вход младшего разр да сумматора 63 с четвертого входа схемы 47 подаетс  уровень 1, который поступает также на один из входов элемента И 70. В момент по влени  тактового импульса на

5 Другом входе формируетс  сигнал, по которому осуществл етс  запись кода с выхода сумматора 63 в регистр 69 и запись информации в ОЗУ 53 через элемент ИЛИ 52 с задержкой, несколько большей длительно0 сти тактового импульса. На элементе 62 задержки осуществл етс  запись кода с выхода регистра 69 информации в ОЗУ 57 по импульсу записи через элемент ИЛИ 56. В результате в первый такт относитель5 «о момента по влени  импульса, соответствующего области пересечений, в ОЗУ 53 записываетс  код номера изображени  (по адресу, определ емому кодом номера изо- бражени .-с которым происходит пересечение , во второй- такт происходит запись в

ОЗУ 53 по адресу определ емого кодом номера изображени , с которым происходит пересечение, кода номера изображени , т.е. во второй такт адрес и информаци  вза- имообращаютс  местами.

В конце считывани  кадра изображени  в ОЗУ 53 дл  значений нулевых кодов в младших адресных разр дах записаны коды начальных элементов, дл  значений с кодами , отличными от нулевых, записываютс  коды св зей и их последовательна  запись определ ет локальный список св зных областей . После считывани  кадра на втором выходе узла 32 формируетс  импульс, который через третий выход блока 5 поступает на вход элемента 7 задержки, устанавливает триггер 6 в единичное состо ние с задержкой в один такт, а также подаетс  на второй вход селектора 4. При этом триггер 41 устанавливаетс  в единичное состо ние, обеспечива  подключени  кода с выхода регистра 78 через коммутатор 42 к адресным входам ОЗУ 53 и 57, а также выход счетчика 86 через коммутатор 43 к информационному входу ОЗУ 53 и второму информационному входу коммутатора 72. С поступлением этого же импульса код счетчика 86 переписываетс  в регистр 85, затем с задержкой в один такт (на элементе 84 задержки) устанавливает счетчик 86 через элемент ИЛИ 87 в исходное состо ние и с задержкой на элементе 83 задержки в один такт через элементы ИЛИ 90 и 80 и элемент И 81 поступает на счетный вход счетчики 86. Тот же импульс с выхода элемента ИЛИ 80 задерживаетс  на один такт на элементе 82 задержки и поступает на второй вход дешифратора 89, на первом выходе которого по вл етс  импульс только в том случае, если код на первом входе схемы 88 сравнени  меньше, чем на втором, а на втором выходе - в том случае, если это условие не выполн етс .

В момент по влени  импульса на втором выходе дешифратора 89, который через третий выход узла 48 поступает на второй вход коммутатора 72, обеспечиваетс  подключение информационного входа ОЗУ 53 к входу регистра 78 и запись этого кода через элемент ИЛИ 71 в регистр 78. С выхода элемента ИЛИ 71 данный импульс устанавливает счетчик 51 через элемент ИЛИ 68 в исходное состо ние и с задержкой в один такт на элементе 58 задержки поступает на второй вход дешифратора 60. Если код на выходе ОЗУ 57 нулевой, то на выходе элемента ИЛИ 54- нуль и при том на втором выходе дешифратора 60 по вл етс  импульс , который через элемент ИЛИ 64 поступает на второй вход дешифратора 74. Если код на выходе стека 75 при этом нулевой, то

на выходе дешифратора 77 - единица и при этом на первом входе дешифратора 74 так

же единица.

Следовательно, если при поступлении

5 на шестой вход схемы 47 код на выходе ОЗУ 57 и код на выходе стекла 75 также нулевые, то на четвертом выходе схемы 47 по вл етс  импульс с задержкой в один такт и поступает на второй вход схемы 48, устанавлива 

10 счетчик 86 в очередное состо ние. Если код ОЗУ 57 отличаетс  от нул , то импульс по вл етс  на первом выходе дешифратора 60 и поступает на вход элемента 59 задержки, где задерживаетс  на один такт, и на счет15 ный вход счетчика 51, выход которого в этом режиме через коммутатор 50 подключен к адресному входу младших разр дов ОЗУ 53. Если код счетчика 51 меньше или раве« коду ОЗУ 57, то в момент по влени  импуль20 са на втором входе дешифратора 61 на втором выходе по вл етс  импульс, который поступает на вход записи информации стека 75 и при этом с вьгхода ОЗУ 53 код переписываетс  в стек 75. Тот же импульс задержи25 ваетс  на один такт нз элементе 65 задержки и через с-лемент ИЛИ 67 поступает снова на счетный вход счетчика 51, увеличива  его состо ние на единицу. Данный цикл повтор етс  до тех пор, пока код на

30 выходе счетчика не станет меньше или равным коду на выходе ОЗУ 57. В этом случае, если это условие не выполн етс , по вл етс  импульс на первом выходе дешифратора 61, который с задержкой в один такт на

35 элементе 66 задержки поступает через элемент ИЛИ 68 на вход начальной установки счетчика 51, на вход начальной установки регистра 69 и на входы записи ОЗУ 53 и 57. При этом в ОЗУ 57 записываетс  нулевой

40 ОД с выхода регистра 69, а в ОЗУ 53 - код, определ емый кодом на выходе регистра 78. Импульс с выхода элемента 66 задержки также поступает через элемент ИЛИ 64 на второй вход дешифратора 74. В том случае,

45 если код на выходе стека ненулевой, то в момент по влени  импульса на втором входе дешифратора 74 на его втором выходе по вл етс  импульс, который с задержкой в один такт на элементе 76 задержки поступа50 ет на первый управл ющий вход коммутатора 72 и на второй вход элемента ИЛИ 71. переписыва  код с выхода стека 75 в регистр 78, и с задержкой в один такт на элементе 73 задержки подаетс  на вход сдвига

55 информации, сдвига  очередно на выход. Цикл записи информации в стек 75 и его выдача происходит до тех пор, пока код на выходе стека не будет нелевым. В результате данного цикла в ОЗУ 53 по всем адресам, которые вход т в сводные области, будет

записана информаци  - код, которой определ етс  кодом с минимальным номером, В этом случае, когда код счетчика 86 будет больше кода на входе регистра 85, на первом выходе дешифратора 89 формируетс  импульс, который через второй выход поступает на вход установки единицы триггера 45 и на вход установки нул  триггера 41 через элемент ИЛИ 44 и с задержкой в один такт на элементе 91 задержки поступает на вход начальной установки счетчика 86 через элемент ИЛИ 87. На выходе триггера 41 будет О, а на выходе триггера 45 - 1, котора  подключает шестой вход узла 11 через четвертый информационный вход коммутатора 42 к второму входу схемы 47.

После опроса всех записанных номеров , т.е. когда просмотрены все св зи, код счетчика 86, поступающий на второй вход схемы 88 сравнени , оказываетс  больше, чем в регистре 85, и на первом выходе дешифратора 89 по вл етс  импульс, который устанавливает триггер 41 в исходное состо ние , а триггер 45 - в единичное состо ние, тем самым обеспечива  подключение выхода блока 10 через четвертый информационный вход коммутатора 42 к адресному входу ОЗУ 53 и 57.

При этом импульс длительностью, равной одному элементу разложени  в строке, с первого выхода дешифратора 89 поступает также на третий вход узла 34, при этом на четвертом выходе узла 34 по вл етс  уровень 1.

При наличии этого уровн  осуществл етс  процесс модификации кода адреса узлов , анализ информации в узлах 35 и 28 пам ти, коррекци  этой информации и формирование импульса сопровождени  информации , который по вл етс  на шестом выходе узла 34 и подаетс  на второй выход устройства. При этом с первого выхода устройства устройством сопр жени  снимаетс  информаци , котора  присутствует в данный момент на первых выходах блока 5 и на втором выходе селектора 4 выделени  св зных областей. При этом код, полученный на втором выходе селектора 4, имеет одинаковое значение и равен наименьшему значению вход щего в эту область первоначально .

Таким образом, структурное описание изображени   вл етс  более точным, так как позвол ет учитывать признак св зности между фрагментами изображений, размер

которых менее наперед заданной величины или которые ориентированы по направлению так, что не совпадают с направлением горизонтали или вертикали.

Claims (1)

1. Формула изобретени  Устройство дл  считывани  и кодировани  изображений объектов, содержащее блок ввода, тактирующий вход которого

   соединен с выходом блока синхронизации , а выход подключен к информационному входу блока коррекции изображений, тактирующий вход которого соединен с выходом блока синхронизации, блок структурного описани  изображений объектов, первый и второй информационные входы которого подключены к соответствующим выходам блока коррекции изображений, тактирующий вход соединен с выходом бло«а синхронизации, а первый и второй информационные выходы  вл ютс  первым и вторым информационными выходами устройства соответственно, отличающее- с   тем, что, с целью повышени  точности

   устройства, оно содержит элемент задержки , информационном вход которого соединен с третьим инфс рмационным выходом блока структурного списани  изображений объектов, а тактирующий вход подключен к

   выходу блока синхронизации, триггер, нулевой вход которого  вл етс  установочным входом устройства, единичный вход соединен с выходом элемента задержки, а примой выход подключен к управл ющему зходу

   блока структурного описани  изображений объектов, и селектор св зных областей, тактирующий вход которого соединен с выходом блока синхронизации, установочный вход подключен к установочному входу устройства , первый информационный вход соединен с выходом блока ввода, второй информационный вход подключен к третьему информационному выходу блока структурного описани  изображений объектов,

   третий информационный вход соединен с четвертым информационным выходом блока структурного описани  изображений обь- ектов, управл ющий выход которого подключен к управл ющему входу гедектора св зных областей, информационный выход которого соединен с третьим информационным входом блока структурного описани  изображений объектов, а синхронизирующий выход  вл етс  синхронизиручощим выходом устройства.

   Фиг.1

   Фиг. 2

   .Ј

   eg

   «з a. 5

   S

   «с.

   I

   OQ Ј

   Фиг. 7

   Фиа.8

   it

   Тактовый Вход