SU1621167A1 - Counter - Google Patents
Counter Download PDFInfo
- Publication number
- SU1621167A1 SU1621167A1 SU894630232A SU4630232A SU1621167A1 SU 1621167 A1 SU1621167 A1 SU 1621167A1 SU 894630232 A SU894630232 A SU 894630232A SU 4630232 A SU4630232 A SU 4630232A SU 1621167 A1 SU1621167 A1 SU 1621167A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- output
- flip
- counter
- input
- Prior art date
Links
- 238000000034 method Methods 0.000 abstract description 2
- 239000010802 sludge Substances 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
Изобретение относитс к импульсной технике и автоматике и может быть использовано дл реализации технических средств в этих област х. Цель - повышение контролепригодности - достигаетс за счет введени блока 5 контрол , содержащего сумматоры 8,9 по модулю два, элемент ИЛИ 10 и элемент И 11, и новых конструктивных св зей. Счетчик также содержит элементы, ИСКЛЮЧАЮЩЕЕ ИЛИ 1-3, 0-триггеры4.1- 4.6, входную шину 6 и выходную шину 7. Код работы счетчика специфичен тем, что в каждый такт работы сумма по модулю два кодов младших и старших разр Дов всегда равна нулю, что позвол ет легко контролировать работу счетчика, использу малые аппаратурные затраты, 1 з.п.ф- лы, 2 ил.The invention relates to a pulse technique and automation and can be used to implement technical means in these areas. The goal — increasing testability — is achieved by introducing control block 5, containing adders 8.9 modulo two, the element OR 10 and the element 11, and new constructive links. The counter also contains the elements EXCLUSIVE OR 1-3, 0-triggers4.1- 4.6, input bus 6 and output bus 7. The code of the counter is specific because in each clock cycle the sum modulo two lower and higher order codes is always to zero, which makes it possible to easily control the operation of the counter using small hardware costs, 1FF, 2 sludge.
Description
Изобретение относитс к импульсной технике и автоматике и может быть использовано дл реализации технических средств в этих област х.The invention relates to a pulse technique and automation and can be used to implement technical means in these areas.
Цель изобретени - повышение контролепригодности .The purpose of the invention is to increase testability.
Поставленна цель достигаетс за счет введени новых конструктивных признаков, обеспечивающих получение такого кода работы счетчика, который легко контролируетс при минимальных аппаратурных затратах ,The goal is achieved by introducing new design features that provide a counter code that is easily controlled with minimal hardware costs,
На фиг.1 приведена структурна схема счетчика; на фиг,2 -диаграмма его переключений .Figure 1 shows the flowchart of the counter; Fig, 2 is a diagram of its switching.
На фиг.1 обозначено: первый-трегий элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 1-3, пер- вый-шестой D-триггеры 4.1-4.6; блок 5 контрол , входна шина 6, выходна шина 7, первый, второй сумматоры 8,9 по модулю два блока 5 контрол , элемент ИЛ И 10 блока 5 контрол и элемент И 11 блока 5 контрол ,In Figure 1, the following is marked: first-threg elements EXCLUSIVE OR 1-3, first-sixth D-triggers 4.1-4.6; control unit 5, input bus 6, output bus 7, first, second adders 8.9 modulo two control units 5, element IL AND 10 of control unit 5 and element 11 of control unit 5,
Входна шина 6 соединена с тактовыми входами D-триггеров 4.1-4.6, D-входы которых соединены соответственно с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 1, с инверсным выходом D-триггера 4.1, с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 2, с пр мыми выходами D-триггеров 4.3, 4.4 и с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3, пр мой выход D-триггера 4.6 соединен с первыми входами элементов ИСКЛЮЧАЮЩЕЕ ИЛИ 1,2, вторые входы которых соединены соответственно с пр мым выходом D-триггера 4.3 и с инверсным выходом D- триггера 4.2, первый, второй входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 3 соединены соответственно с пр мым выходом D-триг- гара 4,5 и с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ 1, пр мые выходы D-триггеров 4.1-4.3 соединены с первой группой входов блока 5 контрол , втора группа входов которого соединена с пр мыми выходами D-триггеров 4.4-4.6; входна шина 6 соединена с тактовым входом блока 5 контрол , выход которого соединен с выходной шиной 7.The input bus 6 is connected to the clock inputs of D-flip-flops 4.1-4.6, the D-inputs of which are connected respectively to the output of the EXCLUSIVE OR 1 element, with the inverse output of the D-flip-flop 4.1, to the output of the EXCLUSIVE OR element 2, with direct outputs of the D-flip-flops 4.3 4.4 and with the output of the EXCLUSIVE OR 3 element, the direct output of the D-flip-flop 4.6 is connected to the first inputs of the EXCLUSIVE OR 1,2 elements, the second inputs of which are connected respectively to the direct output of the D-flip-flop 4.3 and the inverse output of the D-flip-flop 4.2, the first, second inputs of the item EXCLUSIVE OR 3 are connected respectively with the direct output of the D-flip-flop 4,5 and with the output of the EXCLUSIVE OR 1 element, the direct outputs of the D-flip-flops 4.1-4.3 are connected to the first group of inputs of the control unit 5, the second group of inputs of which is connected to the direct outputs D- triggers 4.4-4.6; the input bus 6 is connected to the clock input of the control unit 5, the output of which is connected to the output bus 7.
Перва группа входов блока 5 контрол соединена с входами сумматора 8 по модулю два, выход которого соединен с первым входом эпемента ИЛИ 10, второй вход которого соединен с выходом сумматора 9 по модулю два, входы которого соединены с второй группой входов блока 5 контрол , тактовый вход и выход которого соединены соответственно с первым входом и выходом элемента И 11, второй вход которого соединен с выходом элемента ИЛИ 10,The first group of inputs of the control unit 5 is connected to the inputs of the adder 8 modulo two, the output of which is connected to the first input of the OR 10, the second input of which is connected to the output of the adder 9 modulo two, the inputs of which are connected to the second group of inputs of the control 5, clock input and the output of which is connected respectively to the first input and the output of the element AND 11, the second input of which is connected to the output of the element OR 10,
На фиг.2 кажда колонка показывает состо ние пр мых выходов триггеров 4.1- 4,6 в каждом такте работы счетчикаIn FIG. 2, each column shows the state of the direct outputs of the triggers 4.1-4.6 in each clock cycle.
Счетчик работает следующим образом.The counter works as follows.
Перед началом работы все триггерыBefore you start all the triggers
4.1-4.6 устанавливаютс в нулевое начальное состо ние. Цепь установки в исходное состо ние на фиг.1 условно не показана. Поступление импульсов на входную шину4.1-4.6 are set to the zero initial state. The reset circuit in FIG. 1 is conventionally not shown. Pulse input to the input bus
счетчика вызывает переключение его триггеров 4.1-4.6 в соответствии с диаграммой, приведенной на фиг.2 Из фиг.2 видно, что сумма по модулю два состо ний первых трех триггеров 4.1-4 3 и сумма по модулюthe counter causes switching of its triggers 4.1–4.6 in accordance with the diagram shown in FIG. 2. From FIG. 2 it can be seen that the sum modulo two states of the first three triggers 4.1-4 3 and the sum modulo
два состо ний последних трех триггеров 4.4-4.6 при правильной работе счетчика всегда равны нулю. Указанное свойство счетчика используетс дл организации самоконтрол 1 в случае неисправности одногоThe two states of the last three triggers 4.4–4.6, with the meter working correctly, are always zero. The specified property of the counter is used to organize self-checking 1 in the event of a fault
из триггеров на выходе одного из сумматоров 8 или 9. к которому подключен данный триггер, по вл етс единичный сигнал, который , пройд через элемент ИЛИ 10, приведет к по влению на шине 7 сигналаfrom the triggers at the output of one of the adders 8 or 9. to which this trigger is connected, a single signal appears which, having passed through the element OR 10, will result in a signal on bus 7
ошибки (в момент прихода на шину 6 очередного тактового импульса) К аналогичным последстви м приведет неисправность любого из элементов ИСКЛЮЧАЮЩЕЕ ИЛИ, следствием которой будет отсутствиеerrors (at the moment of arrival of the next clock pulse on the bus 6). Similar consequences will be caused by the malfunction of any of the EXCLUSIVE OR elements, the consequence of which will be
переключений соответствующего триггераswitching of the corresponding trigger
Таким образом, код работы предлагаемого устройства имеет специфику, заключающуюс в том, что в каждый такт работыThus, the code of operation of the proposed device has the specificity that in each step of operation
сумма по модулю два кодов младших и старших разр дов счетчика всегда равна нулю, что легко контролировать, использу малые аппаратурные затратыsum modulo two codes of the low and high bits of the counter is always zero, which is easy to control using small hardware costs
4040
Claims (2)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU894630232A SU1621167A1 (en) | 1989-01-02 | 1989-01-02 | Counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU894630232A SU1621167A1 (en) | 1989-01-02 | 1989-01-02 | Counter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU1621167A1 true SU1621167A1 (en) | 1991-01-15 |
Family
ID=21419587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU894630232A SU1621167A1 (en) | 1989-01-02 | 1989-01-02 | Counter |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU1621167A1 (en) |
-
1989
- 1989-01-02 SU SU894630232A patent/SU1621167A1/en active
Non-Patent Citations (1)
| Title |
|---|
| Варакин Л.Е. Системы св зи с шумопо- добными сигналами. М.: Радио и св зь, 1985, с.54. Букреев И.Н. и др. Микроэлектронные схемы цифровых устройств. М.: Сов.рад., 1975, с.205, рис.5.38. * |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU1621167A1 (en) | Counter | |
| RU2105347C1 (en) | Majority selector | |
| SU606210A1 (en) | Frequency divider with variable division coefficient | |
| SU1338059A1 (en) | Pulse counter | |
| SU1522411A1 (en) | Binary-to-binary-decimal code converter | |
| SU1647891A1 (en) | Serial counter | |
| SU1392633A1 (en) | Commutation module controller | |
| SU1672466A1 (en) | Device to solve combinatorial problem | |
| SU834924A2 (en) | Circular counter | |
| SU1181133A2 (en) | Counter | |
| SU1554140A2 (en) | Binary counter with check of errors | |
| SU1531213A1 (en) | Ring counter | |
| SU1479934A1 (en) | Decoder check unit | |
| SU1319268A1 (en) | Switching device with setting order of switching | |
| SU1377860A1 (en) | Device for monitoring accumulator | |
| SU1651375A1 (en) | Device for counting in fibonaccy code | |
| SU1441396A1 (en) | Table adder of residues | |
| SU1481753A1 (en) | Square root converter | |
| SU1557685A1 (en) | Code converter | |
| SU1725388A1 (en) | Binary counting device with check | |
| SU1290318A1 (en) | Control device | |
| SU813434A1 (en) | Shift register testing device | |
| SU1218386A1 (en) | Device for checking comparison circuits | |
| SU1562966A1 (en) | Device for selection of asynchronous signals on basis of criterion "m out of n" | |
| SU1188888A1 (en) | Multistable compliment flip-flop |