SU1580543A1

SU1580543A1 - Device for simultaneous check of n pulse sequences in real time scale

Info

Publication number: SU1580543A1
Application number: SU884358467A
Authority: SU
Inventors: Дмитрий Викторович Комков; Дмитрий Павлович Михалев; Владимир Михайлович Чистов
Original assignee: Предприятие П/Я В-2431
Priority date: 1988-01-04
Filing date: 1988-01-04
Publication date: 1990-07-23

Abstract

Изобретение может быть использовано в устройствах импульсной и вычислительной технике дл контрол импульсных последовательностей в реальном масштабе времени. Цель изобретени - повышение быстродействи при сохранении достоверности контрол - достигаетс за счет введени в состав устройства арифметико-логического устройства (АЛУ) 1 и новых св зей. Кроме того, устройство содержит N-разр дный регистр 2, квазислучайный кодовый преобразователь 3, выполненный в виде посто нного запоминающего устройства, содержащего массив из двух N-разр дных неповтор ющихс двоичных чисел, размещенных случайным образом, N-разр дную шину 4 контролируемых импульсных последовательностей, шину 5 переключени функции преобразовани , шину 6 начальной установки, шину 7 синхронизации, выход 8 устройства. Введение новых элементов и св зей позвол ет в 2 M раз, где M - разр дность шины 5, уменьшить объем квазислучайного кодового преобразовател 3, что уменьшает врем минимального цикла работы устройства. 1 ил.The invention can be used in pulse and computing devices for real-time monitoring of pulse sequences. The purpose of the invention — an increase in speed while maintaining the reliability of the control — is achieved by introducing into the device an arithmetic logic unit (ALU) 1 and new connections. In addition, the device contains an N-bit register 2, a quasi-random code converter 3, made in the form of a permanent memory device containing an array of two N-bit non-repeating binary numbers placed randomly, an N-bit bus 4 controlled pulse sequences, bus 5 switching functions of the transformation, bus 6 initial installation, bus 7 synchronization, output 8 of the device. Introduction of new elements and connections allows 2 M times, where M is the bus width 5, to reduce the volume of quasi-random code converter 3, which reduces the time of the minimum cycle of the device. 1 il.

Description

елate

0000

оabout

СПSP

4ь СО4 CO

3131

Изобретение относитс к радиотехнике и автоматике, в частности к импульсной и вычислительной технике, и может быть использовано в устройства импульсной и вычислительной техники дл контрол импульсных последовательностей в реальном масштабе времени .The invention relates to radio engineering and automation, in particular, to pulsed and computer engineering, and can be used in pulsed and computerized devices for monitoring real-time pulse sequences.

Целью изобретени вл етс увелич ние быстродействи устройства при сохранении достоверности контрол .The aim of the invention is to increase the speed of the device while maintaining the reliability of the control.

Поставленна цель достигаетс тем что в устройство введены арифметико- логическое устройство и новые св зи. Увеличение .быстродействи достигаетс за счет расположени медленно работащего квазислучайного кодового преобрзовател , выполненного,например, в виде ПЗУ, после n-разр дного регистр что позвол ет сократить врем записи контрольного кода на врем срабатывани квазислучайного кодового преобразовател , а также за счет уменьшени объема кваэислучайного кодового преобразовател в 2траз, где т разр дность шины, что уменьшает врем цикла работы устройства.The goal is achieved by the fact that the arithmetic logic unit and new connections are introduced into the device. The increase in the fastness is achieved due to the location of the slow-running quasi-random code converter, for example, made in the form of a ROM, after the n-bit register, which reduces the recording time of the control code for the response time of the quasi-random code converter, as well as reducing the volume of the quai-random code Converter 2traz, where t bus width, which reduces the cycle time of the device.

На чертеже изображена функциональна схема предлагаемого устройстваThe drawing shows the functional diagram of the device

В устройство вход т арифметико-логическое устройство (АЛУ) 15 п-раз- р дный регистр 2, квазислучайный кодовый преобразователь 3, п-разр д- на шина 4 контролируемых импульсных последовательностей, шины переключени функции преобразовани 5, начальной установки 6 и синхронизации 7, выход 8 устройства.The device includes an arithmetic logic unit (ALU) 15 n-bit register 2, quasi-random code converter 3, n-bit d-bus 4 controlled pulse sequences, switching buses of the conversion function 5, initial setting 6 and synchronization 7 , output 8 devices.

Устройство состоит из АЛУ 1, m входов управлени которого соединены с шиной 5 переключени функции преобразовани , п входов АЛУ 1 дл подачи первого операнда вл ютс п-разр дно шиной контролируемых импульсных пс- следовательностей, а п входов АЛУ 1 дл подачи второго операнда соединен с п выходами квазислучайного кодовог преобразовател 3.The device consists of ALU 1, the control inputs of which are connected to the conversion function switching bus 5, the inputs of the ALU 1 for supplying the first operand are the n-bit bus of controlled pulse PS-sequences, and the inputs of the ALU 1 for supplying the second operand are connected n outputs of a quasi-random code converter 3.

Квазислучайный кодовый преобразователь 3 выполнен, например, в виде посто нного запоминающего устройства (ПЗУ),имеющего п адресных входов и п выходов и содержащего 2П п-разр д ных чеек пам ти, в которых размещены квазислучайным образом 2П п-раз- р дных неповтор ющихс двоичных чисе ( в дес тичном представлении это число от 0 до 2h-l). Выход равенстваA quasi-random code converter 3 is made, for example, in the form of a permanent storage device (ROM), which has n address inputs and n outputs, and contains 2P n-bit memory cells, in which 2P n-bit non-repeaters are placed in a quasi-random manner binary numbers (in decimal representation, this number is from 0 to 2h-l). Output equality

г 5 g 5

5five

00

5 five

нулю результата операции, выполн емой в АЛУ 1, вл етс выходом 8 устройства . R-вход n-разр дного регистра 2 соединен с шикой 6 начальной установки, а С-вход n-разр дного регистра 2 соединен с шиной 7 синхронизации входов п-разр дного регистра 2 соединены с п выходами АЛУ 1, а п выходов n-разр дного регистра 2 соединены с п входами квазислучайного кодового преобразовател 3.the zero result of the operation performed in the ALU 1 is the output 8 of the device. The R-input of n-bit register 2 is connected to shiky 6 of the initial installation, and the C-input of n-bit register 2 is connected to the bus 7 to synchronize the inputs of n-bit register 2 to the n outputs of ALU 1, and n outputs of n- bit register 2 is connected to n inputs of quasi-random code converter 3.

Устройство работает следующим образом .The device works as follows.

На шину 5 переключени функции преобразовани подаетс т-разр дный код, который определ ет операцию, выполн емую АЛУ 1. Затем на шину 6 начальной установки подаетс сигнал, устанавливающий n-разр дный регистр 2 в начальное состо ние (например, нулевое ), n-раэр дный код с выхода регистра 2, проход через квазислучайный кодовый преобразователь 3, преобразуетс в другой n-разр дный код, который поступает на п входов АЛУ 1 дл подачи второго операнда. На этом начальные установки устройства заканчиваютс , и устройство готово контролировать подаваемые на его импульсные последовательности . Затем на п-разр дную шину 4 контролируемых импульсных последовательностей подаютс контролируемые импульсные последовательности , количество которых не должно превышать п, причем они должны сопровождатьс подачей на шину 7 синхронизации синхроимпульсов, поступающих на Свход регистра 2. Фронт изменени nразр днсй импульсной последовательности должен опережать передний фронт синхроимпульсов на врем распространени сигналов в АЛУ 1.On the conversion function switching bus 5, a t-bit code is applied, which determines the operation performed by ALU 1. Then, on the initial installation bus 6, a signal is set that sets the n-bit register 2 to the initial state (for example, zero), n - the forward code from the output of register 2, the passage through the quasi-random code converter 3, is converted into another n-bit code, which is fed to the n inputs of ALU 1 for supplying the second operand. This completes the initial settings of the device, and the device is ready to control the impulse sequences applied to its. Then on the n-bit bus 4 of the monitored pulse sequences, monitored pulse sequences, the number of which should not exceed n, are supplied, and they must be accompanied by synchronization of sync pulses to the Sync pulse bus 7 on the Squad register 2. The front of the change of the nspan pulse sequence is ahead of the leading edge sync pulses at the time of propagation of signals in ALU 1.

Каждый синхроимпульс записывает в регистр 2 поразр дный код результата выполненной в АЛУ 1 операции над первым и вторым операндами. С окончанием контролируемой последовательности заканчивают подачу синхроимпульсов на шину 7 синхронизации.Each clock pulse writes to register 2 a bitwise result code of the operation performed on the ALU 1 on the first and second operands. With the end of the controlled sequence end the supply of clock pulses on the bus 7 synchronization.

Далее на шину 5 переключени функции преобразовани подаетс код операции поразр дного сравнени (©) первого и второго операндов или код1 операции вычитани первого операнда из второго. На шину 4 дл подачи контролируемых импульсных последовательностей подаетс n-разр дный эталонный код. Если n-разр дный код, полученныйNext, the transfer code of a one-to-one comparison of the first and second operands or the code1 of the operation of subtracting the first operand from the second is fed to the switching function conversion bus 5. On bus 4, an n-bit reference code is provided to feed the monitored pulse sequences. If the n-bit code received

на выходе преобразовател 3, в результате контрол совпадает по всем разр дам с эталонным кодом, то на выходе 8 устройства по вл етс уровень сигнала, свидетельствующий о правильности результата контрол . По наличию сигнала на выходе 8 устройства су длт об исправности контролируемых импульсных последовательностей: если есть сигнал, исправны, если отсутствует , неисправны. Дл определени исправности контролируемой последовательности могут быть использованы также зы1at the output of the converter 3, as a result of the control over all bits with the reference code, then at the output 8 of the device a signal level appears indicating the correctness of the result of the control. According to the presence of a signal at the output of 8, the device su for the health of the monitored pulse sequences: if there is a signal, in good condition, if absent, faulty. Zy1 can also be used to determine the health of the monitored sequence.

С помощью предлагаемого устройства контрол можно контролировать импульсные последовательности числом меньше i п, вплоть до одиночной импульсной последовательности, тогда на свобод- ные п-1 входы устройства подаетс посто нный фиксированный потенциал,и веро тность обнаружени ошибок в та- ких -импульсных последовательност х при этом не уменьшаетс . Кроме того, устройство можно использовать дл опознавани или идентификации импульсных последовательностей произвольнойUsing the proposed control device, it is possible to control pulse sequences with numbers less than i p, up to a single pulse sequence, then a constant fixed potential is fed to the free n-1 inputs of the device, and the probability of error detection in such pulse sequences this does not decrease. In addition, the device can be used to identify or identify arbitrary pulse sequences.

ходы регистра 2, В этом случае необхо- . - длины, дл которых известны эталонныеmoves register 2, In this case, the necessary. - lengths for which reference is known

коды, причем опознавание можно вести с высокой, наперед заданной веро тностью .codes, and the identification can be conducted with a high, predetermined probability.

димо иметь n-разр дную схему сравнени и блок эталоинь-х кодов, причем выход схемы сравнени выполн ет функции вы хода равенства нулю АЛУ 1.It is necessary to have an n-bit comparison circuit and a block of reference codes, and the output of the comparison circuit performs the functions of equality to zero of the ALU 1.

Предлагаемое устройство позвол ет 20ф°РмУла изобретени увеличить быстродействие контрол и дает возможность сравнивать результатThe proposed device allows the invention to increase the response speed of the 20f ° Pmul of the control and makes it possible to compare the result

Устройство одновременного контрол п импульсных последовательностей в реальном масштабе времени, содержаконтрол с эталоном, зафиксировать результат сравнени , сохранив при этомA device for simultaneous monitoring of n pulse sequences in real time, containing a control with a standard, to fix the result of the comparison, while maintaining

высокую веро тность обнаружени корре 2S ЩЈе n-разр дный регистр, R-вход иhigh probability of detecting the correction 2S Sch-n-bit register, R input and

лировэнных ошибок в произвольных имиуль сных последовательност х, т.е. сохранив эффективность и качество контрол устройств, формирующих контролирусдл переключени фlirovannye errors in arbitrary imiou sny sequences, i.e. retaining the efficiency and quality of control of the devices that form the controllable switching of ph

мые импульсные последовательности, ко- п Дальностей, шин-/ дл переключени торыми могут быть, например, многораз- рии преобразовани , квазислучайныйWeekend pulse sequences, a range of ranges, and / or switching tires may be, for example, multiple-conversion, quasi-random

р дные кодовые последовательности, вл ющиес частными случа ми импульсных последовательностей.series of code sequences, which are special cases of pulse sequences.

Дл современных устройств автоматики , в которых дл управлени сложными объектами формируютс одновременно на многих выходах сложные импульсные последовательности, особенно важно использование эффективного многоканального устройства контрол , работающего в реальном масштабе времени. Кроме того, использование предлагаемого устройства контрол позволит существенно подн ть производительность труда при проведении настроечных, регламентных и ремонтных работ на различных устройствах автоматики и вычислительной техники. Если известны контрольные коды на вхсдах и выходах узлов и блоков контролируемой аппаратуры , то, подключа последовательно предлагаемое устройство контрол к входам и выходам узлов и блоков аппаратур и провод контроль, можно определить неисправный блок, а затем и неисправный узел. For modern automation devices, in which complex impulse sequences are formed at the same time on many outputs for controlling complex objects, it is especially important to use an effective multi-channel control device operating in real time. In addition, the use of the proposed control device will significantly increase labor productivity during adjustment, maintenance and repair work on various automation and computing devices. If the control codes are known on the inspectors and outputs of the nodes and blocks of the monitored equipment, then by connecting the proposed control device in series to the inputs and outputs of the nodes and blocks of equipment and the wire control, you can identify the faulty unit and then the faulty node.

ф°РмУла изобретени f ° Cmula of invention

Устройство одновременного контрол п импульсных последовательностей в реальном масштабе времени, содержаС-вход которого соединены соответственно с шиной начальной установки и шиной синхронизации, n-разр дную шину контролируемых импульсных последовадл переключени функДальностей , шин-/ дл переключени рии преобразовани , квазислучайныйA device for simultaneous monitoring of n real-time pulse sequences, containing the C input of which is connected respectively to the initial setup bus and the sync bus, an n-bit bus of controlled impulse sequences for switching functions, busses / for switching conversion, quasi-random

5five

00

5five

00

5five

кодовый преобразователь, выполненный в виде посто нного запоминающего устройства , имеющего п адресных входов и содержащего млссив из 2 п-разр д- ных неповтор ющихс двоичных чисел, размещенных ква:ислучайным образом, отличающеес тем, что, с целью увеличени быстродействи при сохранении достоверности контрол , в него введено арифметико-логическое устройство, m входов которого соединены с шиной переключени функции преобразовани , перва группа входов арифметико-логического устройства соединена с n-разр дной шиной контролируемых импульсных последовательностей, втора группа входов соединена с п выходами квазислучайного кодового преобразовател , п выходов соединены с входами n-раэр дного регистра, выходы которого соединены с адресными входами квазислучайного кодового преобразовател , выход равенства нулю результата операции арифметико-логического устройства соединен с выходом устройства .a code converter, made in the form of a permanent memory device, having n address inputs and containing a mlr of 2 n-bit non-repeating binary numbers placed in the kva: accidentally, in order to increase speed while maintaining the validity of the control , an arithmetic logic unit is entered into it, the m inputs of which are connected to the switching bus of the conversion function, the first group of inputs of the arithmetic logic device are connected to the n-bit bus of monitored and pulsed sequences, a second set of inputs coupled to the n outputs of quasi-random code converter, n outputs connected to inputs of n-Rahere-stand register outputs are connected to address inputs of quasi-random code converter, the output operation result equal to zero arithmetic-logic unit connected with the output device.

Claims

Claim

A device for simultaneous monitoring of η pulse sequences in real time, containing an η-bit register, the R-input and C-input of which are connected respectively to the initial setup bus and synchronization bus, the η-bit bus of controlled pulse sequences, a bus for switching the conversion function, quasi random code converter, made in the form of a permanent storage device having η address inputs and containing an array of 2 ⁿ n-bit non-repeating binary numbers, p Placed in a quasi-random manner, characterized in that, in order to increase performance while maintaining the reliability of control, an arithmetic-logic device is introduced into it, whose inputs are connected to the switching bus of the conversion function, the first group of inputs. the arithmetic-logic device is connected to the η-bit bus of controlled pulse sequences, the second group of inputs is connected to the η outputs of the quasi-random code converter, η outputs are connected to the inputs of the n-order register, the outputs of which are connected to the address inputs of the quasi random code converter, the output is zero arithmetic logic device is connected to the output of the device.