SU1575296A1

SU1575296A1 - Устройство дл задержки импульсов

Info

Publication number: SU1575296A1
Application number: SU884470833A
Authority: SU
Inventors: Владимир Леонидович Елистратов
Original assignee: Предприятие П/Я Г-4115
Priority date: 1988-08-05
Filing date: 1988-08-05
Publication date: 1990-06-30

Abstract

Изобретение может быть использовано в вычислительной технике и автоматике. Цель изобретени - устранение искажений выходного сигнала - достигаетс за счет введени в состав устройства инвертора 5, дополнительного T-триггера 6, элемента неравнозначности 7 и новых св зей. Кроме того, в состав устройства вход т входной логический элемент 1, T-триггер 2, врем задающа RC-цепь 3, триггер Шмидта 4. Введенные отличи исключают по вление импульсов помех на выходе устройства, так как фронты импульсов на входах элемента неравнозначности 7 разнесены во времени. Устройство обеспечивает надежное функционирование и при малых временных интервалах между задерживаемыми импульсами - меньших, чем фиксированное врем восстановлени врем задающей RC-цепи 3. 2 ил.

Description

Фиг. 1

Изобретение относитс к импульсной технике и может быть использовано в устройствах вычислительной техники и автоматики.

Цель изобретени - устранение ис- кажений выходного сигнала.

Указанна цель достигаетс тем, что в устройство введены последовательно соединенные инвертор, допол- нительный Т-триггер к элемент неравнозначности .

На фиг. 1 изображена структурна схема устройства; на фиг. 2 - временные диаграммы на выходах его элемен- тов.

Устройство содержит последовательно соединенные входной логический элемент 1, Т-триггер 2, врем зада- ющую RC-цепь З, триггер Шмидта 4, причем входы входного логического элемента 1 вл ютс входами устройства , и последовательно соединенные инвертор 5, дополнительный Т-триггер 6 и элемент 7 неравнозначности, при этом вход инвертора 5 соединен с выходом входного логического элемента 1, второй вход элемента 7 неравнозначности соединен с выходом триггера Шмидта 4, а выход элемента 7 не- равнозначности вл етс выходом устройства .

Устройство работает следующим образом .

Допустим, в начальный момент вре- мени Т-триггер 2 и дополнительный Т- триггер 6 наход тс в состо нии логического нул . В момент времени t,, (фиг. 2) на выходе входного логического элемента 1 происходит перепад сигнала из состо ни логического нул в состо ние логической единицы. Этот перепад поступает на вход Т- триггера 2 и через инвертор 5 в виде перепада из логической единицы в ло- гический нуль на вход дополнительного Т-триггера 6. Т-триггер 2 переключаетс в состо ние логической единиц с задержкой ftt,, в то врем как состо ние дополнительного Т-триггера 6 остаетс неизменным. Сигнал с выхода Т-триггера 2 задерживаетс врем за- дающер RC-цепью 3 (врем от t + At, до tg). Триггер Шмидга 4 восстанавливает пр моугольную форму сигнала и исключает возможность дребезга в момент Г2. Элемент 7 неравнозначности вы вл ет несовпадение сигналов на своих входах и с задержкой ut устанавливает на своем выходе напр жение логической единицы. Таким обра- зом, передний фронт сигнала на выходе устройства оказываетс задержанным относительно переднего фронта на выходе входного логического элемента на врем , определ емое в основном посто нной времени врем зада ющей RC-цепи З.

В момент времени t, на выходе входного логического элемента 1 исходит перепад сигнала из состо ни логической единицы в состо ние логического нул . Этот -перепад поступает на- вход Т-триггера 2 и через инвертор 5 с задержкой ut в виде перепада из логического нул в логическую единицу на вход дополнительного Т-триггера 6. Дополнительный Т-триггер 6 переключаетс в состо ни логической единицы с задержкой At в то врем как состо ние Т-триггера 2 остаетс неизменным.

Начина с момента t + At, + + At за сигналы на входах элемента 7 неравнозначности имеют одинаковый уровень, поэтому начина с момента At3i, + At,i + At ,53 на выходе устройства устанавливаетс уровень логического нул . Таким образом, задержка заднего фронта сигнала на выходе , устройства относительно заднего фронта сигнала на выходе входного логического элемента 1 определ етс только внутренними задержками элементов схемы.

Если первоначально Т-триггер 2 и дополнительный Т-триггер 6 наход тс в состо нии логической единицы, то

схема работает аналогично (период времени от t до t5), только конденсатор врем задающей RC-цепи при этом не зар жаетс , а разр жаетс .

Так как фронты сигналов на входах элемента 7 неравнозначности разнесены по времени благодар применению инвертора 5 и дополнительного Т-триггера 6, то по вление импульсов помехи исключено.

Усчройство обеспечивает надежное функционирование и при малых временных интервалах между задерживаемыми импульсами, несмотр на наличие фиксированного времени восстановлени врем задающей цепи.

Claims

Формула изобретени

Устройство дл задержки импульсов содержащее последовательно соединенные входной логический элемент, Т- триггер, врем задающую RC-цепь, триггер Шмидта, причем входы входного логического элемента вл ютс входами устройства, отличающеес тем, что, с целью устранени искажений выходного сигнала, в него введены последовательно соединенные

инвертор, дополнительный Т-тоиггео и элемент неравнозначности, причем

вход инвертора соединен с выходом входного логического элемента, второй вход элемента неравнозначности соединен с выходом триггера Шмидта, а выход элемента неравнозначности вл етс выходом устройства.

3

Фиг. 2