SU1550560A1 - Устройство дл сокращени избыточности информации - Google Patents

Abstract

Изобретение относитс  к телеметрии и предназначено дл  сжати  информации. Цель изобретени  - повышение надежности устройства. Устройство содержит регистр 1 текущей выборки, регистр 2 текущей разности, элемент И-ИЛИ 3, сумматор 4, регистр 5 максимальной выборки, элемент И-ИЛИ 6, первый 10, второй 7, третий 18 элементы ИЛИ, первый 19, второй 20, третий 21, четвертый 22, п тый 23, шестой 24 элементы И, первый 15, второй 16, третий 17 элементы задержки, триггер 12 знака, триггер 13 переноса, блок 14 сравнени , первый регистр 8 суммы, второй регистр 9 суммы. Путем использовани  регистра 2 текущей разности возможно уменьшить объем пам ти, что приводит к повышению надежности. 6 ил.

Description

Режим 1

фмг.З

Фиг. 4

Claims (1)

1. Устройство для сокращения ности информации, содержащее текущей выборки, первый вход является информационным входом устрой ства, второй вход объединен с входом первого элемента задержки и является синхровходом устройства, выход первого элемента задержки соединен с первым входом первого элемента И, выход которого соединен с первым входом первого элемента ИЛИ, первый выход регистра текущей выборки соединен с первым входом регистра максимальной выборки, блок сравнения, первый вход которого является управляющим входом устройства, выход, соединен с первыми входами вторых элементов И и ИЛИ, сумматор, третий и четвертый элементы И,отличающееся тем, что, с целью повышения надежности устройства, в него введены регистр текущей разности, регистр суммы, триггер знака, триггер переноса, пятый и шестой элементы И, третий и четверо тый элементы ИЛИ, элементы И-ИЛИ, второй и третий элементы задержки, первые входы триггера знака, третьего элемента ИЛИ, первого элемента И-ИЛИ и первого регистра суммы и второй вход первого элемента ИЛИ подключен к синхровходу устройства, выход первого элемента ИЛИ подключен к первому входу второго регистра суммы, первые входы триггера переноса, второго ⁴θ элемента И-ИЛИ, второй вход первого элемента И-ИЛИ и вход второго элемента задержки подключены к выходу первого элемента задержки, выход второго элемента задержки соединен с вторыми входами второго и третьего элементов ИЛИ, вторым входом блока сравнения, третьим входом первого элемента И-ИЛИ и входом третьего элемента задержки, выход которого соединен с первыми входами третьего и четвертого элементов И, выходы которых соединены соответственно с первым входом регистра текущей разности и вторым входом регистра максимальной выборки, выход которого соединен с вторым входом второго элемента И-ИЛИ, выход которого соединен с первым входом сумматора, первый выход регистра текущей раз35

   Мости соединен с четвертым входом Первого элемента И-ИЛИ, пятый вход которого подключен к второму выходу регистра текущей выборки, второй выход регистра текущей разности соединен с Шестым входом первого элемента И-ИЛИ, выход которого соединен с вторым входом сумматора, первый выход которого соединен с первым входом пятого элеЗента И, вторыми входами первого и торого регистров суммы, выходы КО“ орых соединены соответственно с третьим входом второго элемента И-ИЛИ и Третьим входом блока сравнения и вторым входом регистра текущей разности, , второй выход сумматора соединен с вторыми входами триггера знака и триггера переноса, выход которого соединен с первым входом шестого элемента И, пер· вый выход триггера знака соединен с вторым входом пятого элемента И, выход которого соединен с первым входом четвертого элемента ИЛИ, второй выход триггера переноса соединен с вторыми входами первого элемента И и второго элемента ИЛИ, выход которого соединен с вторыми входами четвертого элемента И и элемента ИЛИ, выход которого соединен с вторым входом третьего элемента И, выход третьего элемента ИЛИ соединен с четвертым входом второго элемента И-ИЛИ, выход второго элемента И - с третьим входом второго регистра суммы и вторым входом пятого элемента И, выход которого является выходом устройства.