SU1547032A1 - Запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к импульсной технике и может быть использовано дл  запоминани  случайных последовательностей импульсов и определени  интервалов времени между импульсами при считывании. Цель изобретени  - упрощение устройства - достигаетс  за счет исключени  секционированной линии задержки, с помощью которой в прототипе осуществл лась задержка входных импульсов, поступающих в соседние элементы пам ти в цикле записи. В предложенном устройстве транзистора же задержка достигаетс  регулировкой порогов туннельных диодов в элементах пам ти с помощью введенных переменных резисторов. 1 ил.

Description

Изобретение относитс  к импульсной технике и может быть использовано дл  запоминани  случайных последовательностей импульсов и определени  интервалов времени между импульсами в запомненной серии импульсов при считывании .

Цель изобретени  - упрощение запоминающего устройства.

На фиг.1 изображена функциональна  схема запоминающего устройства; на фиг.2 - временные диаграммы, по сн ющие работу запоминающего устройства.

Запоминающее устройство содержит вход 1 начальной установки, вход 2 разрешени  записи, информационный вход 3, вход 4 разрешени  стирани , вход 5 разрешени  считывани , входы (j управлени  режимом считывани , выход 7, блок 8 записи, элементы 9-11 пам ти , генератор 12 СВЧ-колебаний, размножитель 13, блок 14 считывани ,

блок 15 управлени  и преобразователь

16 временной интервал-код.

Блок 8 записи содержит элемент

И 17, одновибратор 18, формирователь 19 импульсов, элемент ИЛИ 20 и

RS-триггер 21.

Каждый из элементов 9-11 пам ти

содержит элемент ИЛИ 22, согласующий элемент на резисторе 23, пороговый

элемент на туннельном диоде 24,под- строечный элемент на переменном резисторе 25, формирователь 26 импуль- . сов, элемент 27 задержки и элемент И 28.

Блок 15 управлени  содержит счетчики 29 и 30, цифровой компаратор 31, элемент 32 задержки, формирователь 33 импульса, элементы ИЛИ 34-36, RS-триггеры 37-40 и элементы И 41-44.

Клок 14 считывани  содержит рас™ прсделитель 45 импульсов, мультиплексоры 46 и 47 и элементы II 48-50.

Устройство работает следующим об- разом.

Работа запоминающего устройства Начинаетс  с приведени  его в исходное состо ние импульсом ло ической 1, поступающим на вход 1 начальной установки. По переднему фронту этого Импульса происходит сброс в нулевое состо ние RS-триггера 21 в блоке 8 записи,, а также RS-триггеров 37-40 И счетчика 29 в блоке 15 управлени . 11осле по влени  импульса начальной Установки на выходе элемента 32 задержки через врем  t3, которое выбираетс  большим периода Т0 циркул ции импульсов в элементах 9-11 пам ти, происходит сброс счетчика 30 в нулевое состо ние и установка в 1 RS-триггеров 38 и 40. В результате сформированный на выходе RS-триггера 38 импульс длительностью ty поступает из блока 15 управлени  на входы блокировки элементов 9-11 пам ти, вызыва  по вление логического нул  на выходе элементов И 28 в каждом элементе пам ти и срыв циркул ции в этих элементах записанных ранее импульсов.

Цикл записи потока импульсов в запоминающее устройство начинаетс  с момента поступлени  на вход 2 разрешени  записи короткого импульса, который устанавливает RS-триггер 21 в блоке 8 записи в состо ние логической 1.

После по влени  на информационном входе 3 первого из записываемых импульсов срабатывает одновибратор 18, который формирует импульс длительностью , меньшей периода циркул ции Т0, по заднему фронту которого RS-триггер 21 возвращаетс  в нулевое состо ние. За врем  нахождени  RS-триггера 21 в единичном состо нии импульсы, поступившие на информационный вход 3 устройства, проход т через элемент И 17 и записываютс  в элементы 9-11 пам ти, а их число запоминаетс  в счетчике 29 блока 15 управлени . Особенностью записи  вл етс  то, что на синхронизирующие входы элементов 9-11 пам ти непрерывно подаетс  синусоидальный СВЧ-сигнал вы сокой стабильности от генератора 12, который осуществл ет модул цию уровней порогов туннельных диодов 24 с

периодом Тсвч и амплитудой модул ции АС8Ч (фиг. 2). Исходные уровни порогов в элементах 9-11 пам ти, равные Кэ, Г f(J и ЕЧ1 , устанавливаютс  с помощью переменных резисторов 25 так, чтобы в отсутствии СВЧ-модул - ции при одновременном поступлении импульса на информационный вход эле-- ментов пам ти момент переключени  туннельного диода каждого последующего элемента пам ти задерживалс  по отношению к предыдущему на врем  свч/, где N - число элементов пам ти ( дл  запоминающего устройства , изображенного на фиг.1).Причем периоды циркул ции импульсов в элементах 9-11 пам ти выбираютс  равными и кратными периоду СВЧ-колебани :

т

L 10

Т.

п-Т

сеч

где п - целое число в диапазоне Ю2 - 103 .

Компенсаци  различи  задержек при срабатывании туннельных диодов достигаетс  подстройкой длительности задержки в элементах 27 задержки в каждом из элементов пам ти. При этом (так же как и в прототипе) в результате воздействи  циркулирующего в замкнутом контуре элемента пам ти импульса с промоделированным СВЧ-сигна- лом порогом туннельного диода происходит подт гивание импульса к одной из двух устойчивых точек. На фиг.2 это точки 1 или 2, в которые попадает 1-й импульс входного потока, если он поступил на информационный вход элемента пам ти в пределах периода А-В синхронизации. Так, если входной импульс поступил в пре- f делах трети периода I,, то 1-й импульс во всех трех элементах пам ти установитс  в точке 2, если в пределах трети периода 1 - то в точке 1 в элементах 9 и 10 пам ти и в точке 2 элементе 11 пам ти. И, наконец, если 1-й импульс поступил в пределах трети периода 1, то в элементе 9 пам ти он установитс  в точке 1, а элементах 10 и 11 пам ти - точке 2.

В режиме хранени  записанна  в элементах 9-11 пам ти последовательность импульсов циркулирует так, что каждый импульс жестко св зан с соответствующим периодом СВЧ-колебаний, При этом отклонение циркулирующего импульса от фазы синхронизации, вызванное воздействием случайных фак- торов, компенсируетс  на последующих периодах циркул ции за счет подт гивани  импульса к фазе синхронизации,

чем обеспечиваетс  помехоустойчивость устройства.

В режиме считывани  определ ютс  интервалы времени между импульсами, циркулирующими в элементах 9-11 пам ти. По отличию измер емого интервала в двух соседних элементах пам ти на один такт синхронизации (или его отсутствию) определ етс  длительностью интервала с точностью до 1/N периода Т0 СВЧ-сигнала. Определение интервалов времени производитс  последовательно дл  серий импульсов , записанных в первый, второй

циклы считывани  повтор ютс  дл  следующих интервалов времени между импульсами записанной серии импульсол. Отличием предлагаемого запоминающего устройства от устройства-прототипа  вл етс  исключение секционированной линии задержки, с помощью которой в прототипе осуществл лс 

сдвиг на врем  T0/N дл  входных импульсов , поступающих в соседние элементы 9-11 пам ти в цикле записи. В предлагаемом запоминающем устройстве тот же самый сдвиг задаетс  регулировкой порогов туннельных диодов 24 с помощью переменных резисторов 25. Вместе с исключением громоздкой линии задержки, выполн емой из коаксиального кабел , уменьшаютс  и искаже

и т.д. элементы пам ти. Номер элемен- 20 ни  импульсов входного потока в этой

та пам ти задаетс  подачей высокого уровн  на соответствующий вход элемента И 48-50 в блоке 14 считывани . Номер 1-го интервала между 1-ым и (1+1)-ым импульсами задаетс  подачей двоичного представлени  чисел 1 и 1+1 на адресные входы мультиплексоров 46 и 47. Перед каждым циклом считывани  временного интервала производитс  установка распределител  45 импульсов в исходное состо ние подачей на R-вход импульса с входа 6. Цикл считывани  начинаетс  подачей на вход 5 разрешени  считывани  импульса , устанавливающего RS-триггер

39 в блоке 15 управлени  в состо ние Hi п

после чего в момент прохожде40

45

ни  последующего импульса записанной серии в счетчике 30 устанавливаетс  то же самое значение, что и в счетчике 29, хран щем код числа импульсов в серии, что приводит к по влению логической 1 на выходе компаратора 31 кодов, запускающего формирователь 33 импульса. По этому импульсу счетчик 30 обнул етс , а RS-триггеры 40 и 39 устанавливаютс  в состо ние О. Нулевой сигнал с RS-триггера 40 поступает в блок 14 считывани , разреша  прохождение с первого до послед-сл него импульса серии через один из элементов И 48-50 на вход распределител  45 импульсов, причем первый импульс серии проходит на первый выход распределител  45 импульсов, второй импульс - на второй выход и т.д. Преобразователь 16 временной интервал - код замер ет врем  между и (1-М)-ьм импульсами. Далее

55

5

0

5

0

5

л

5

линии задержки, свойственные устройству-прототипу .

Claims (1)

1. Формула изобретени 

   Запоминающее устройство, содержащее блок записи, входы начальной установки и разрешени  записи которого  вл ютс  соответственно входами начальной установки и разрешени  записи устройства, информационный вход блока записи  вл етс  информационным входом устройства, генератор СВЧ-ко- лебаний, выход которого соединен с входом размножител , выходы которого соединены с входами синхронизации элементов пам ти, первый выходы которых подключены к соответствующим входам блока считывани , выходы которого соединены с соответствующими входами преобразовател  временной интервал - код, выход которого  вл етс  выходом устройства, входы задани  режима блока считывани   вл ютс  входами управлени  режимом считывани  устройства, вход разрешени  считывани  блока считывани  подключен к первому выходу блока управлени , вход начальной установки которого соединен с входом начальной установки блока записи, а второй выход - с входами блокировки всех элементов пам ти, входы разрешени  стирани  и считывани  блока управлени   вл ютс  соответственно входами разрешени  стирани  и считывани  устройства, первый н второй счетные входы блока управлени  подключены соответственно к выходу блока записи

   и второму выходу первого элемента пам ти, каждый элемент пам ти содержит элемент ШШ, первый вход которого  вл етс  информационным входом элемента пам ти, согласующий элемент на резисторе, один вывод которого соединен с выходом элемента ИЛИ, другой вывод - с входом формировател  импульсов, выход которого  вл етс  первым выходом элемента пам ти и подключен к входу элемента задержки, выход которого соединен с первым входом элемента И, второй вход которого  вл етс  входом блокировки элемен- та пам ти, а выход подключен к второму входу элемента ИЛИ и  вл етс  вторым выходом элемента пам ти, поро

   говый элемент на туннельном диоде, катод которого подключен к отрицательной шине источника питани , а анод - к входу формировател  импульсов и  вл етс  входом синхронизации элемента пам ти, отличающеес  тем, что, с целью упрощени  устройства, в каждый элемент пам ти введен подстроечный элемент на переменном резисторе, один вывод которого подключен- к аноду туннельного диода, другой вывод - к положительной шине источника питани , и информационные входы всех элементов пам ти подключены к выходу блока записи. I

   -V4r ) V

   то пам ти 9.

   t-uuимпульс модного потока

   / / / / /// / /

   /7/11

   Туннельный C8V к v ////1 sg

   йиод Мыснен-и U t/fl// J , Ж

   ffv -T

   Туннельный диод элемента, пам ти Ю

   Туннельной диод элемента пам ти 11

   Составитель Я. Дикарев Редактор А. Ревин Техред М.Ходакич Корректор

   Заказ 83

   Тираж 483

   ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   t-uuимпульс модного потока

   sg

   Ж

   7

   t-ыи импульс

   Входного потека .-р

   Подписное