SU1541626A1

SU1541626A1 - Процессор дл мультипроцессорной системы

Info

Publication number: SU1541626A1
Application number: SU884419632A
Authority: SU
Inventors: Борис Вительевич Антонюк; Игорь Владимирович Омельчук; Валерий Николаевич Присяжнюк; Геннадий Георгиевич Терещенко
Original assignee: Предприятие П/Я А-7240
Priority date: 1988-05-03
Filing date: 1988-05-03
Publication date: 1990-02-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при создании высоконадежных мультипроцессорных систем. Целью изобретени вл етс повышение достоверности решени задач за счет обеспечени селективного контрол информации, передаваемой по системной магистрали. Цель достигаетс тем, что в процессор, состо щий из блока 7 микропроцессоров, дешифратора 3 адреса, таймера 4, контроллера 5 прерывани , блока 6 формировани резидентной магистрали, блока 8 формировани системной магистрали, локальной пам ти 2, введен блок 1 контрол , состо щий из узла захвата, блока сравнени и узла управлени . 4 ил.

Description

СЛ

м

Ј to

о

Фаг.1

Изобретение относитс к вычислительной технике и может быть использовано при создании высоконадежных мультипроцессорных систем.

Целью изобретени вл етс повышение достоверности решени задач за счет обеспечени селективного контрол информации, передаваемой по системной магистрали.

На фиг.1 представлена структурна схема процессора; на фиг„2 - пример реализации узла управлени ; на фиг.З пример реализации узла захвата; на фиг.4 --пример реализации узла сравнени .

Процессор дл мультипроцессорной системы (фиг.1) содержит блок 1 контрол , блок 2 локальной пам ти, дешифратор 3 адреса, таймер 4, конт- роллер 5 прерывани , блок 6 формировани резидентной магистрали, блок 7 микропроцессора, блок 8 формировани системной магистрали, локальную магистраль 9, резидентную магистраль 10, системную магистраль 11, линию 12 выбора, группу линий 13 запросов прерываний, втооую группу линий 14 запросов прерываний, линию 15 прерывани , линию 16 синхронизации , линию 17 запроса/разрешени резидентной магистрали и линию 18 немаскируемого прерывани .

Блок 2 локальной пам ти содержит узел 19 управлени , группу линий 20 управлени локальной пам тью, первый 2.1 и второй 2.2 блоки оперативной пам ти.

Резидентна магистраль 10 содержит группу линий 21 адреса, группу линий 22 управлени , первую 23 и вторую 24 группы линий данных.

Блок 1 контрол содержит узел 25 захвата, блок 26 сравнени , узел 27 управлени , линию 28 включени , линию 29 проверки, линию 30 сброса, линию 31 подготовки и линию 32 строби ровани .

Системна магистраль 11 содержит группу линчи 33 адреса, группу линий 34 арбитража, группу пиний 35 данных и линию 36 вывода.

Узел 27 управлени (фиг,2) содержит элемент 2И 37, элемент 2ИПИ-НЕ 385 элементы 2ИЛИ 39 и 40, элемент 2ИЛИ-НЕ 41, элемент НЕ 42, триггер 43, фиксатор 44 состо ни линий разрешени системной магистрали, триггеры 45 и 46, элемент 2И 47, этсмент

-

10

15

20

25

5416264

4И 48, регистры 49 и 50, триггер 51, узел 52 сравнени , линии 53 управлени , линии 54 данных и линию 55 сравнени .

Узел 25 захвата (фиг.З) содержит счетчик 56, элемент 2И 57, элемент 2И-НЕ 58, дешифратор 59, счетчики 60 и 61, элемент 2ИЛИ 62, элемент 2И 63, элементы НЕ 64-66, триггеры 67 и 68 и элемент НЕ 69.

Блок 26 сравнени (фиг.4) содержит регистры 70 и 71, элемент НЕ 72, элементы И 73 и 74, элемент 2ИЛИ 75, регистр 76, узел 77 сравнени и элемент 2И 78.

Блок контрол предназначен дл селективного контрол информации, передаваемой по системной магистрали. Селективность контрол обеспечиваетс делением пространства, адресуемого по системной магистрали, на группу селекторов. Старшие разр ды системной магистрали адреса интерпретируютс при этом как номер сектора, а младшие разр ды - как смещение в секторе. Блок 1 контролирует передачу информации по адресам, старшие разр ды которых совпадают с выбранным номером селектора . Номер контрочируемого сектора устанавливаетс программным способом. Контроль информации, передаваемой по системной магистрали, основан на записи в блок 2 локальной пам ти эталонной информации, программировании блока 1 на слежение за программируемым пространством адресов и сравнении передаваемой информации с эталонной . При этом блок 1 использует 16- разр дную резидентную магистраль данных и контролирует передачи по 8- разр цной младшей половине системной магистрали данных. С этой целью в блоке 2 локальной пам ти выдел етс обменный сектор, доступ к которому имеет как блок 7, так и блок 1. Размерность обменного сектора равна удвоенной размерности контролируемого пространства адресов. Начало обменного сектора может быть размещено по 50 адресам, кратным длине сектора. Младша часть (четные адреса) и старша часть (нечетные адреса) адресного пространства, ограниченного обменным сектором, вл ютс точными копи ми 55 контролируемого адресно о пространства . Каждому бай-Tv контролируемого адресного пространств соответствует в обменном секторе сюво. Младший

30

35

40

45

бланк обменного сектора используетс дл хранени эталонной информации, подлежащей передаче по системной магистрали данных в область контролируемых адресов. Старший бланк обменного сектора используетс дл записи информации, переданной по системной магистрали данных при обращении любого процессора в область контролируемых адресов.

Предполагают, что в исходном сое- то нии процессор выполн ет задачи, не св занные с контролем информации, передаваемой по системной магистрали а работа блока 1 запрещена.

Дл контрол информации, передаваемой по системной магистрали 11, блок 7 выдел ет в блоке 2 обменный сектор, в который занос тс результаты вычислений, предназначенные дл вывода. При этом в первый блок 2.1 блока 2 заноситс пр мое значе- ние байта информации, а во второй блок 2.2 - инверсное. Смещение записываемого слова относительного начального адреса обменного сектора равно смещению контролируемого байта относительно начала контролируемого сектора в-пространстве адресов системной магистрали. После этого блок 7 выполн ет инициализацию блока 1. Блок 7 записывает в регистр 76 блока 26 базовый адрес обменного сектора блока 2 локальной пам ти, а в регистры 49 и 50 узла 27 - код размерности контролируемого сектора и номер контролируемого сектора соответственно. Одновременно с записью номера контролируемого сектора разрешаетс работа блока 1. I Блок 1 осуществл ет контроль информации, передаваемой по системной магистрали, в случае совпадени старших разр дов системной магистрали 11 адреса с номером контролируемого сектора, хранимым в регистре 50. В этом случае узел 27 вырабатывает сигнал стробировани , поступающий в узел 25 и блок 26.

По сигн.алу стробировани в фиксаторе 44 узла 27 фиксируетс состо ни линии разрешени магистрали арбитража , а в регистрах 70 и 71 блока 26 - состо ние системных магистралей адреса и данных соответственно. Узел 25 по сигналу стробировани выполн ет операцию захвата резидентной магистрали . При этом узел .2JJ лередает по линии 17 импульс запроса магистра ,

е 541626

/

10

15

20

25

ли. Блок 7 завершает текущий шинный цикл, освобождает резидентную магистраль 10 и передает по линии 17 на блок 1 импульс разрешени магистрали . Импульсы запроса и разрешени блокируют обновление регистров 70 и 71 блока 26 и фиксатора 44 узла 27. После этого узел 25 передает по линии 28 в блок 26 сигнал низкого уровн . Этот сигнал разрешает подключение блока 26 к резидентной магистрали . Блок 26 устанавливает на резидентной магистрали адрес обменного сектора блока 2 и сигналы чтени и записи . Узел 19 управлени , использу группу линий 20 управлени , записывает во второй блок 2.2 пам ти информацию , хранимую в регистре 71 блока 26, и считывает эталонную информацию с первого блока 2.1. Считанна информаци по младшей половине линий данных резидентной магистрали 10 поступает в блок 26, который сравнивает считанную информацию с информацией , хранимой в регистре 71.

После завершени операций записи и чтени со сравнением узел 25 устанавливает сигнал высокого уровн на линии 28, отключа тем самым блок 26 от резидентной магистрали, и передает по линии 17 импульс освобождени . Этот импульс разрешает блоку 7 продолжить использование резидентной магистрали. В следующем такте

35 узел 25 устанавливает сигнал сброса на линии 30, которым снимаетс блокировка регистров 70 и 71 блока 26 и фиксатора 44 узла 27. Если передаваема информаци идентична эталонной,

40 то операци контрол информации прозрачна дл блока 7.

При несовпадении передаваемой информации блок 26 сравнени устанавливает сигнал немаскируемого преры45 вани , поступающий по линии 18 на блок 7. Этим же сигналом блокирует- с обновление фиксатора 44 узла 27. Обновление фиксатора 44 разрешаетс программным способом.

50

Claims

Формула изобретени

Процессор дл мультипроцессорной системы, содержащий блок микропро- 55 цессора, блок формировани системной магистрали, блок формировани резидентной магистрали, контроллер прерывани , таймер, дешифратор адреса, блок локальной пам ти, включающий

30

7

узел управлени и два блока пам ти, причем первые входы-выходы адреса даных и входы-выходы управлени блока микропроцессора через локальную магистраль соединены с одноименными первыми входами блока формировани системной магистрали и блока формировани резидентной магистрали, вход адреса и вход управлени дешифратора адреса соединены с одноименными вторыми входами-выходами формировател резидентной магистрали, входы-выходы адреса данных и входы-выходы управлени контроллера прерывани , таймера и локальной пам ти через резидентную магистраль соединена с одноименными вторыми входами формировател резидентной магистрали, выход запросов прерывани таймера соединен с одноименным первым входом контроллера прерываний, выход прерывани которого соединен с одноименным входом блока микропроцессора, отличающийс тем, что, с цель повышени достоверности решени задач за счет обеспечени селективного контрол информации, передаваемой по системной магистрали, в него включен блок контрол , содержащий узел захвата, блок сравнени и узел управлени , выход стробировани которого соединен с одноименными входами блок сравнени и узла захвата, выходы вклчени и проверки которого соединены с одноименными входами блока сравнени , выход немаскируемого прерывани которого соединен с одноименными входами узла управлени блока контрол и блока микропроцессора, выход синхронизации которого соединен с одноименным входом узла захвата, вход

8

to

15

0

5

0

5

0

выход запроса разрешени которого соединен с одноименными входами-выходами блока микропроцессора и узла управлени блока контрол , вторые входы-выходы адреса блока формировани системной магистрали через системную магистраль соединены с одноименными первыми входами-выходами блока сравнени и узла управлени блока контрол и вл ютс входами-выходами адреса процессора, вторые входы-выходы данных блока формировани системной магистрали соединены через системную магистраль с одноименными первыми входами-выходами блока сравнени и вл ютс входами-выходами данных процессора , входы-выходы запроса прерывани блока формировани системной i магистрали через системную магистраль

соединены с одноименными вторыми входами контроллера прерываний и вл ютс входами-выходами запроса прерывани процессора, входы-выходы арбитража и вывода блока формировани магистрали через системную магистраль соединены с одноименными входами-выходами узла управлени блока контрол и вл ютс входами-выходами арбитража и вывода процессора, вторые входы-выходы адреса, входы-выходы данных и входы-выходы управлени узла управлени блока контрол , вторые входы- выходы адреса данных и входы-выходы управлени блока сравнени , входы- выходы управлени узла захвата соединены через резидентную магистраль с одноименными входами-выходами блока локальной пам ти и одноименными вторыми входами-выходами блока формировани резидентной магистрали.

чС гм

чО

г г

Составитель В.Резван Редактор О.Юрковецка Техред М.Дидык

Заказ 282

Тираж 566

ВНИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска наб., д. 4/5

Производственно-издательский комбинат Патент, г, Ужгород, ул. Гагарина, 101

фиг4

Корректор М.Кучер ва

Подписное