SU1535232A1 - Аналоговое запоминающее устройство - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, а именно к запоминающим устройствам, и может быть использовано в регистрирующей электронной аппаратуре дл  измерени  аналоговых сигналов. Цель изобретени  - уменьшение аппаратт-ix средств. Поставпенна  цель достигаетс  введением первого и второго триггеров управлени  записью, триггера управлени  чтением, элемента И, триггера определени  чет-нечет и формировател  сигналов, а также тем, что матричный накопитель выполнен на  чейках аналоговой пам ти с двойной блокировкой информации по входу и двойной выборкой по выходу и разделен на две подматрицы, причем  чейка аналоговой пам ти содержит входные ключи, ключ сброса, накопительный элемент на конденсаторе, ттоко- вые повторители, выходные ключи и генератор тока, 2 э.п. ф-лы, 2 ил. (Л

Description

Изобретение относитс  к вычислительной технике, а именно к запоминающим устройствам, может быть использовано в регистрирующей электронной аппаратуре дл  измерени  аналоговых сигналов.

Цель изобретени  - уменьшение аппаратных средств.

На фнг.1 изображена функциональна  -хема предложенного устройства; на фиг.2 - электрическа  схема  чейки ансгпогопой пам ти с двойной блокировкой информации на входе и двойной выборкой на шгходе.

Устройство содержит матричный накопители 1 , рачдепенныи на под- матрицм 2-5, сдвиговые регистры 6-8, элементы И 9-13, триггер 14 управлени  чтением, преобразователь 15 уровн  сигналов, генератор 16 тактовых

импульсов, делитель 17 частоты, триггеры 18 и 19 управлени  записью, триггер 20 чет-нечет, формирователь 21 сигналов, мультиплексоры 22 и 23, вход 24 сброса накопител  1, входы 25 и 26 сброса устройства.

Ячейка аналоговой пам ти ( на фиг,2 приведены две  чейки аналоговой пам ти ) накопител  1 содержит входные ключи 27 и 28, ключ 29 сброса, накопительный элемент на конденсаторе 30, истоковые повторители 31 и 32, генератор 33 тока, выходные ключи 34 и-35, пины 36 и 37 питани , информационный вход 38 и тактирующий вход

39 чейки аналоговой пам ти, входы

40и 4 управпенн  записью, вход 42 управлени  чтением, вход 43 сброса

НЯКОПИТРПЯ.

ел

со ел

N9

00 N9

Устройство работает следующим образом. Перед началом работы подают сигнал сброса с пход  25 н  триггеры 18 и 19 и сдвиговые регистры 6-8, чтобы принести их л исходное состо ние , ч выполн ют аналоговый сброс  чек пам ти матричного накопител  1 через параллельные ключи 29 (фиг.2). В режиме записи входные аналоговые сигналы положительной пол рности поступают на n-входы. По сигналу записи включаетс  триггер 18 (ЗП1), который разблокирует л п/2 затворов транзисторов ключей 28 (строк) и разрешает сдвиговое регистру 6 через преобразователь 15 стробиро- вать значение п входных аналоговых сигналов. В момент первого такта в п  чеек первой строки, открыва  клю чи 27 временного с;гробировани  двух соседних  чеек столбцов, записывают первые значени  п аналоговых сигналов . Процесс записи продолжаетс  таким образом на п/2 тактов, заломи- па  п п/2 значений аналоговых сигналов . По заднему фронту п/2 такта включаетс  триггер 19 (ЗП2) и происходит дальнейшее стробирование элементов строк с n/2+l до п. В нако- питсль 1 записываютс  п п значени аналоговых сигналов. После и-го такта включаютс  триггеры 18 и 19, и устройство переходит в режим хранени . этом все ключи накопител  1 км рыты, Режим чтени  аналоговой информации происходит только по окончании режимов записи и.хранени . В э-гом режиме включают триггер 14 и

подают сигнал старт на входы первых триггеров регистров 7 и 8 с формровател  21. Поделенна  тактова  частота с делител  17 устанавливает первые триггеры в состо ни  1 регистров 7 и 8. При этом считывают первые две аналоговые  чейки пам ти , принадлежащие первой строке и первым двум соседним столбцам (1 и 2) и подматрицам 2, 3 и 4, 5. Под действием тактовой частоты сдвиговый регистр 7 стробирует последую щие строки двух соседних столбцов (1 н 2), с. которых аналогова  информаци -поступает на выходы (вых.1 и вых.2) соответственно. Сдвиговый регистр 7 стробирует п строк двух соседних столбцов за п тактов. По заднему «Ьронту n-го тактового импульса сдвиговый регистр 8 пере„-

15

. « 25 , - 35

40

45

55

50

ключаптсп на следующую пару двух соседних столбцов. Таким образом, полное считывание аналоговой информации с матричного накопител  1 происходит за п п/2 тактов, а сдвиговый регистр 8 содержит в два раза меньшее число элементов. По окончании режима чтени  устройство снова приходит в режим хранени , из которого можно оп ть начать запись  на- логовой информации или ее чтение.

Введение новых элементов, разделение накопител  на подматрицы, реализаци  устройства на  чейках с двойной блокировкой по входу и двойной выборкой по выходу и виод дополнительных элементов позвол ет сократить число элементов в функциональных узлах управлени , что, в свою очередь, упрощает узлы управлени , совершенствует топологию матричного накопител  на кристалле, уменьшает размеры кристалла и повьпиает скорость считывани  аналоговых сигналов . Использование описанного устройства в многоканальных системах пропорциональных и дрейфовых камер позвол ет получить следующие преимущества: низкую стоимость канала изме рений аналоговых сигналов, высокую плотность компоновки блоков измерений , сокращение аналого-цифровых преобразователей при тех же разрешающей способности и динамическом диапазоне измерений значений амплитуд аналоговых сигналов в цифре.

Claims (3)

1. Аналоговое запоминающее устройство , содержащее матричный накопитель , информационные входы столбцов которого  вл ютс  информационными входами устройства, преобразователь уровн  сигналов, выходы которого соединены с тактирующими входами матричного накопител , первый сдвиговый регистр, первый выход которого соединен с входом преобразовател  уровн  сигналов, первый н второй элементы И, первые входы которых соединены с выходом генератора тактовых импульсов, третий элемент И, входы которого соединены с выходами первого н второго элементов И, выход третьего элемента И соединен с тактирующим входом первого сдвигового регистра, второй сдвиговый регистр,

4г.

iinjl l II- ОД KOrnpniO ОГМЦПК И Г

np.i плтющпми входами пергото и второ- i с к ш- П1Пле1гсорор, чегпергыч элемент И, выход которого соединен г информационным входом второго сдвигового регистра, делитель члгтпты, пыход которого соединен с первым входом четвертого элемента И. информационные входы мультиплексоров соединены г выходами матричного ьмкспитеп , тпешй сдвиговый рпистр, информационный пход которого соединен с вторым пнходом второго сдвигового рогигтр-т, РХОДЫ оброс--) сдвиговых регистров оРъ Лнггни и нвпиютс  пеп - тити входом сбро( n устройства, выходы мультиплексоров чтпчютсч выходами

УСГроЙСТПЛ, Третьего сдвигового регистра т г в одамн строк МЧТРИЧНОГО НЛКОПЧТРЧП, ч,п:од гс-не рлторт так юрых пгчгчц (-.-г) гопиир с- ичгнюм допнтот ч гтотм, пход горосп 1:оторс то  ч- г Т(Ч входим сброса накопнтепн, отличающеес  ТРИ, что, с ЦРГТЬЮ упрощени , п него пврнртн ДРЯ триггера управлени  т пигью, триггер управлени  чтением, п тый -мтрмеш И, трш- гер опрлдепенч  чег-нр- ет и форми- рорчтсп). гипппо 1, т г: д которого «О ДИНРН с тг:од-ь т установки единшда

MODOT O И Tpf P,O Г(Г Ы1 ОГЧ-Ь-С РРГНСТpoij , пход форм м, rr-jtfi игпчлон сое- ;ч1Нгн с Т(годом i пи ч on управлении чтс)1чс и и пто..ым руодог- четт рртого элемента И, гходм угтагюпкн нул  трпт ггра nnieiriif и второго

ТРТ ГГРРП У1Ч19НПГ11ШЯ Т . COPIUlMPHhl

с входом гброгп первою слчигопого рггигтра, второй выход которого сое- ДИНР г  ифопмлпиоплькт входами первого трш гер  унравлрни  т пнсью и триггрр-з оппрделенч  чгт-нечет и с пррпмч входом пчтого элемента И, пыход 1 спорого ГОРДИНРН г информационным входом припру упр.-пшенич чтением , второй ихоа п того элемента И соединен г верным гыхсн ом и информационным xo Jo l Tpi гер  оппеирленип чет-исчс--1, т i -ч ход которого соединен г входом второго трип ера Mpai ni inisi ттцг-ьт, т кти- руигдце входы грит i мюг правлени 

I UlHi b n ii i ВЫ/OJ UM т-рнррэ -

торл i di т ir тьг пп, п пд установки нули погано г чч r jpa мфавпе нн   чапио IT ip/i входом сброса /гт| i n i, п Ч ьход п°рS;M л

ротч) ТПРПРНТа И оедпНРП Г ТТРрВЫМ

входом унр.Ч ченнп записью матричногч накопи ГР.ЧЯ и выходом первого триггера управлени  ч.шигыо, второй вход

5

второго элемента И соединен с вторым входом управпрни  записью матричного накопител  и выходом второго триггера упрау-мт  т.мшсыо , выход

0 третьего сдвигового регистра соединен с входом vrтапопки нул  триггера управлени  чтением.

2.Устройство по п,1, о т л и - ч а го щ е е с   тем, что матричный

5 накопитель выпопнен на  чейках аналоговой пам ти с двойной блокировкой информации по входу и двойной выборкой по выходу и разделен а две подматрШ ы, в первой нз кото 0 ых расположено п/2  чеек аналоговой пам ти, а во второй - п  чеек аналоговой пам ти.

3.Устройство по п.1, о т л и 5 чающеес  тем, что  чейка

аналоговой пам ти с двойной блокировкой информации на входе и двойной выборкой на выходе содержит входные ключи, ключ сброса, накопио тельный элемент на конденсаторе,

истоковые повторители, выходные ключи и генрратор тока, выход ко.торого соединен с первым входом питани  первого исто ового повторител , входы пнтанцч енрраюра тока и второй и третий входы питани  первого исто- кового повторител  соединены с тинами питани   чейки аналоговой пам ти, информационный вход первого входного

Q ключа  вл етс  информационным входом  чейки аналоговой пам ти, вход управлени  первого ключа  вл етс  такти- ругацим входом  чейки аналоговой пам ти , выход первого входного ключа

с соединен с информационным входом второго, управл ющий вход которого  вл етс  первым входом управлени  записью  чейки аналоговой пам ти, выход второго входного ключа соеднQ ней с входом истокового повторител  и одной нз обкладок конденсатора, друга  обкладка которого соединена с одной из ганн питани , выход первого истокового повторител  соединен

g с входом второго, выход которого соединен с информационными входами первого и второго выходных ключей, управл ющие входы которых  вл ютс  входами управлени  чтением  чейки

5

диалоговой пам ти, выход лторого выходного ключа  вл етс  пнходом  чейки аналогоной пам ти, упр нл ю- щий вход ключа сброса пгл етс  входом разрешени  обращени   чейки аналоговой пам ти, выход второго входо1 ri I ri 7 V}

ИОГО КТЧОМа СОРДНЧГН {- ННфорМ.Щ.

пхпдом ключа cfipor;i, пыхпп рои1;- 1 соединен с другом обкллдк П тор , пход инт чнч второго меток пого попторитопи СОРДИПРИ г одним ич пхопов питани  пррного.

Фие.Г

И /7

BY/

to(i+ - fi) I

т

н 

LgS