SU1495991A1 - Адаптивный аналого-цифровой преобразователь - Google Patents

Abstract

Изобретение относитс  к импульсной технике и может быть использовано в быстродействующих автоматизированных системах измерени  параметров широкополосных термофизических сигналов с большим диапозоном изменени  амплитуд.Изобретение позвол ет уменьшить динамическую погрешность и повысить быстродействие. Это достигаетс  тем, что в устройство, содержащее аналого-цифровой преобразователь 1 считывани , регистр 20, блок 3 синхронизации, цифроаналоговый преобразователь 4, блок 9 суммировани , элемент И 15, введены дифференциальный усилитель 2, триггеры 10, 11, 12, 13, формирователи 18, 19 импульсов, элемент И 14, элементы ИЛИ 16, 17, счетчики 6, 7, блок 8 умножени , запоминающее устройство 5. 2 з.п.ф-лы, 4 ил.

Description

4

СО СП со

со

Изобретение относитс  к импульсной технике и может быть использован в быстродействующих автоматизированных системах измерени  параметров ши рокополосных периодических сигналов с большим диапазоном измерени  амплитуд .

Целью изобретени   вл етс  уменьшение динамической погрешности и по- вышение быстродействи .

На фиг. 1 приведена функциональна  схема устройства; на фиг. 2 - функциональна  схема блока синхронизации; на фиг. 3 - функциональна  схема запоминак цего устройства; на фиг. 4 - временные диаграммы работы Iустройства (X - неопределенное зна- |чение.) .

Устройство содержит аналого-цифро вой преобразователь (АЦП) 1 считы- |вани , дифференциальный усилитель 2,

блок 3 синхронизации, цифрованалого- вый преобразователь 4, запоминающее устройство 5 (ЗУ), счетчики 6 и 7, блок 8 умножени , блок 9 суммировани  I триггеры 10 - 13, элементы И 14 и 15, Iэлементы Ш1И 16 и 17, формирователи ;18 и 19 импульсов, регистр 20, входную шину 21, неинвертирующий 22 и ин- вертирунщий 23 входы дифференциального усилител , информационный вход 24 АЦП 1, выход 25 блока 3, вход 26 АЩ1 1, вход 27 триггера 10, выход 28 ;блока 3, шину 29 синхронизации, вход 30 триггера 10, вход 31 триггера 11, шину 32 пуска, вход 33 триггера 11, входы 34 и 35 счетчиков 6 и 7, вход 36 триггера 13, вход 37 триггера 12, шину 38 считывани , выход 39 счетчи- ка 6, вход 40 триггера 11,. вход 41 триггера 12, входы 42 и 43 триггера 13, выход 44 счетчика 7, вход 45 триггера 13, шину 46 готовности, выходы 47 счетчика 6, входы 48 и 49 ЗУ 5, выходы 50 счетчика 7, вход 51 и выходы 52 ЗУ 5,

Блок 3 синхронизации (фиг. 2) содержит включенные последовательно генератор- 53 импульсов, счетчик 54, формирователь 55 импульсов и элемент 56 задержки, вход 57 счетчика 54.

Запоминающее устройство 5 (фиг.З) содержит блок 58 пам ти, формирова- тель 59 импульсов, входы 60 - 62 бло ка 58.

Устройство работает следующим образом .

Перед началом измерений из внешнего устройства на шину 32 пуска передаетс  импульс (фиг. 4а), поступающий на вход 33 триггера 11, вход 37 триггера 12, входы 34 и 35 счетчиков 6 и 7 и вход 36 триггера 13. При этом на выходах триггеров 11 и 12 формируетс  уровень логической 1 (фиг.46 и в соответственно), на выходах 47 счетчика 6 и на выходах 50 счетчика 7 формируютс  коды 00 (фиг. 4г, д) а на выходе триггера 13 формируетс  логический О (фиг.4е), поступающий на шину 46 готовности.

Логическа  1 с выхода триггера

11() поступает на вход блока 3 и далее на вход 57 счетчика 54, устанавлива  его в исходное состо ние , которое остаетс  неизменным, несмотр  на наличие импульсов генератора 53 на его входе (фиг.4ж). ,

Логическа  1 с выхода триггера

12(фиг. 4в) поступает на второй вход элемента ИЛИ 16, устанавлива  на

его выходе логическую 1 (фиг.4з), поступак дую на второй вход элемента И 14 и поддерживающую его в открытом состо нии.

Код 00 выходов 47 счетчика 6 (фиг. 4г) поступает на входы 48 ЗУ 5 И далее на входы 61 блока 58, возбужда  в нем соответствующую  чейку пам ти .

Код 00 с выходов 50 счетчика 7 (фиг. 4д) поступает на первые входы гблока 8, также формиру  на его выходах нулевое значение кода (фиг.4и). Состо ние выходов блока 8 (фиг.4и) поступает на вторые входы блока 9 и на входы цифроаналогового преобразовател  4, нулевое значение напр жени  с выхода которого (фиг.4к) поступает на вход 23 дифференциального усилител  2.

В таком состо нии устройство может находитьс  сколь угодно долго в ожидании поступлени  измер емой информации .

Импульс синхронизации, сопровождающий или опережающий измер емый периодический сигнал, в произвольный момент времени поступает из внешнего устройства на шину 29 синхронизации (фиг. 4л) и далее на вход 30 триггера 10 и вход 31 триггера 11. При этом на выходе триггера 10 формируетс  логическа  1 (фиг. 4м), поступающа  на вход 43 триггера 13, а

на выходе триггера 11 формируетс  логический О (фиг. 46), поступающий через блок 3 на вход 57 счетчика 54 и устанавливающий его в счетный режим, вследствие чего состо ние счетчика 54 начинает измен тьс  под действием импульсов генератора 53 (фиг. 4ж).. При переполнении счетчика 54 запускаетс  формирователь 55, ю импульс которого (фиг. 4н) поступает на вход элемента 56 задержки и через выход 25 блока 3 на вход 26 АЦП 1, иницииру  процесс преобразовани  информации , поступающей на его вход 24 t5 с выхода дифференциального усилите- л  2 (фиг. 4о), сигнал которого, в свою очередь, определ етс  сигналом на входной шине 21 (фиг. 4п).

После завершени  процесса преоб- 20 разовани  на выходе АЦП 1 формируетс  код некоторого числа Z (фиг. 4р), которое, в частности, может быть равно нулю. Сигнал с выхода АЦП 1 поступает на входы элементов И 15 и ИЛИ 16, 25 а также на первые входы блока 9, на вторые входы которого с выходов блока 8 поступает код 00 (фиг. 4и). При этом на выходе блока 9 также формируетс  код (фиг. 4с), поступающий на входы 49 запоминающего устройства 5 и далее на входы 62 блока 58.

Импульс с выхода элемента 56 (фиг. 4т) через выход 28 блока 3 поступает на первый вход элемента ИПИ 17 и далее на счетный вход счетчика 6 Вместе с тем импульс с выхода 28 блока 3 через элемент И 14, поддерживаемый в открытом состо нии логической 1 с выхода элемента liJIH 16 (фиг.4з) поступает на вход 51 ЗУ 5 и далее на вход формировател  59, что приводит к его возбуждению и осцилл ции импуль f.a на входе 60 блока 58, в нулевой  чейке которого фиксируетс  результат первого измерени   z , временна  неопределенность которого (фиг. 4ж) не превьппает половины периода генератора 53.

После завершени  записи в блоке 58 ЗУ 5 и окончани  импульса на выходе 28 блока 3 (фиг. 4т) на выходах 47 счетчика 6 формируетс  код числа 01 (фиг. 4г).J поступающий на входы 48 ЗУ 5 и возбуждающий следующую  чейку его блока 58.

В дальнейшем устройство работает аналогичным образом, измер   мгновенные значени  сигнала на информационном входе 24 АЦП 1 и зано-с  все результаты измерени , в том числе нулевые и соответствующие превышению диапазона D преобразовател  1, в выбираемые последовательно  чейки пам ти ЗУ 5. При этом коды АЦП 1, соответствующие превышению его диапазо 5

0 5

0

5

0

5

0

5

на D, вызывают по вление

в соответ11 ч II

ствующем такте логической на выходе элемента И 15, котора  поступает на вход 27 триггера 10 и устанавливает на его выходе логический О (фиг. 4м), поступающий, в свою очередь , на информационный вход 43 триггера 13.

При переполнении сигнала 6, происход щем после окончани  измер емого сигнала на входной шине 21 (фиг.4п), на его выходе 39 формируетс  сигнал, поступающий на счетчик 7 и устанавливающий на его выходах 50 код следующего числа, в данном случае числа 01 (фиг. 4д), которое поступает на первые входы блока 8. При этом на выходе блока 8 формируетс  код числа Z-o (фиг. 4и), поступающий на вторые входы блока 9 и на входы цифроанало- гового преобразовател  4, сигнал с выхода которого (фиг. 4к) поступает на вход 23 дифференциального усилител  2 и смещает его выходной сигнал на соответствующую величину (фиг.4о). Кроме того, сигнал с выхода 39 счетчика 6 запускает формирователь 18, импульс которого (фиг. 4у) поступает на входы 40 - 42 триггеров 11-13 соответственно. При этом триггер 11 переключаетс  и на его выходе форми-- руетс  логическа  1 (фиг, 46), поступающа  через вход блока 3 на вход 57 счетчика 54 и устанавливающа  его в исходное начальное состо ние, на выходе триггера 12, формируетс  логический О (фиг. 4в), снимающий логическую 1 с выхода элемента 1ШИ 16 (фиг. 4з), а на выход триггера 13 (фиг. 4е) с выхода триггера 10 (фиг. 4м) переписываетс  логический , поступающий на шину 45 готовности и указывающий на незавершенность процесса измерени  периодического аналогового сигнала.

Следующий импульс с шины 29 син-. хронизации (фиг. 4л) сбрасывает в О триггер 11 (фиг. 46) и начинает новый цикл измерени  мгновенных значений сигнала на входной шине 21

(фиг. 4п), причем, поскольку на выходе триггера 1,2 присутствует логический О (фиг. 4в), в этом и последую- циклах измерени  в.ЗУ 5 занос тс  только результаты измерени , отличные т нул , которые частично замещают аписанную в него ранее информацию. В дальнейшем устройство работает нелогичным образом, увеличива  после цикла измерени  смещение дифференциального усилител  2 на соответствующую величину и измер   пара- етры соответствующего амплитудного сло  входного сигнала. При этом, сли сигнал на входной шине находитс  пределах рабочего диапазона D .уст- 1:|ойства, в одном из циклов измерени 

ереполнени  разр дной сетки АЦП 1 le происходит, поэтому к концу этого иикла на выходе триггера 10 сохран - логическа  1, котора  по им- цульсу формировател  18 переписывает-   в триггер 13 (фиг. 4е). Если на ходной шине 21 сигнал превышает ра- очий диапазон D, по истечении соот- етствующего времени происходит пере- олнение счетчика 7, сигнал с выхо- а 44 которого запускает формирова- 19, импульс которого, в свою о чередь, поступает на вход 45 триг- riepa 13 и ус танавливает на его выходе л1огическую. 1, котора  через шину 4|6 готовности поступает во внешнее устройство дл  индикации окончани  и|змерени .

После получени  сигнала готовности с шины 46 внешнее устройство пре- к|ращает формирование импульсов на ШИНЕ 29 синхронизации и считывает ин- фЬрмацию с выходов 52 (фиг. 4ф), на которых присутствует результат первого измерени  Z , который считывает- из нулевой  чейки ЗУ 5, возбуждаемого нулевым состо нием выходов 47 счетчика 6 (фиг. 4г). После считьюа- ни  первого числа из внешнего устройства поступает импульс на шину 38 .считывани  (фиг. 4х), который через здемент ИЛИ 17 поступает на вход счетчика ,6 и измен ет состо ние его выходов 47 (фиг. 4г), что приводит к возбуждению следующего адреса ЗУ 5 информаци  с выходов которого через выходные шины 52 поступает во внеш- ,Нбе устройство, в котором после подачи соответствующего количества им- . пульсов на шину 38 считывани , формируетс  полный массив данных, отра Ж|ающий результат измерени  ,

Устройство позвол ет свести динамическую погрешность измерени  к погрешности синхронизации цифровых сигналов , котора  может быть уменьшена наращиванием разр дности счет.чика 54, а также существенно сократить длительность измерени  за счет перехода от единичного измерени  на каждом входном сигнале к послойному измерению совокупности амплитуд, попадающих в заданный амплитудный диапазон ,

Ф о рмула изобретени 

Claims (3)

1. Адаптивный аналого-цифровой преобразователь, содержащий цифро- аналоговый преобразователь, первый элемент И, регистр и блок синхронизации , первый выход которого соединен с входом пуска аналого-цифрового преобразовател  считывани , выходы которого соединены соответственно с первыми входами блока суммировани , отличающийс  тем, что, с целью уменьшени  динамической погрешности и повьш1ени  быстродействи , в него введены блок умножени , запоминающее устройство, два счетчика, четыре триггера, второй элемент И, . . два элемента ИЛИ, два формировател  импульсов, дифференциальный усилитель , причем входной шиной  вл етс  неинвертирушщий вход дифференциального усилител , инвертирующий вход и выход которого соединены соответственно с выходом цифроаналогового пре- .образовател  и с информационным входом аналого-цифрового преобразовател  . считывани , выходы которого поразр дно соединены с первыми входами первого элемента ИЛИ и первого элемента И, второй вход которого объединен с первыми входами второго элемента И и второго элемента ИЛИ и соединен с вторым выходом блока синхронизации, выход первого элемента И соединен с

входом установки в

О

первого триггера , вход установки в 1 которого объединен с входом установки в О второго триггера и  вл етс  шиной синхронизации, выход первого .триггера соединен с информационным входом третьего триггера, вход установки в 1 которого через первый формирователь импульсов соединен с выходом переключени  первого счетчика, вход синхронизации объединен со счетным входом второго триггера, входом уста91

новки в о четвертого триггера и соединен с выходом второго формировател  импульсов, вход установки в О третьего триггера объединен с входами установки в 1 второго и четвертого триггеров, с .установочными входами первого и второго счетчиков и  вл етс  шиной Пуск, выход третьего триггера  вл етс  шиной готовности , выход четвертого триггера соединен с вторым входом первого элемента ИЛИ, выход которого соединен с вторым входом второго элемента И, выход которого соединен с входом записи запоминающего устройства, информационные входы которого соединены с соответствующими выходами блока суммировани  , адресные входы запо

минающего устройства соединены с соответствующими выходами второго счетчика, а выходы  вл ютс  выходной информационной шиной, выход переполнени  второго счетчика соединен с входом второго формировател  импульсов и счетным входом первого счетчика, счетный вход второго счетчика ; соединен с выходом второго элемента ИЛИ, второй вход которого  вл етс  шиной считывани , выход второго триггера соединен с входом блока синхронизации , выходы первого счетчика

10

соединены с соответствующими первыми входами блока умножени , вторые входы которого соединены с соответствующими выходами регистра, входы которого  вл ютс  шиной кода, выходы блока умножени  соединены соответственно с вторыми входами блока суммировани  и входами цифроанапогового преобразовател .

2,Преобразователь по п. 1, отличающийс  тем, что блок синхронизации выполнен на последовательно соединенных генераторе импульсов , счетчике, формирователе импульсов и элементе задержки, установочный вход счетчика  вл етс  входом блока, первыми и вторыми выходами которого  вл ютс  соответственно

вход, и выход элемента задержки.

3.Преобразователь по п. 1, о т- личающийс  тем, что запоминающее устройство выполнено на последовательно соединенных формирователе

импульсов и блоке пам ти, адресные и информационные входы которого  вл ютс  соотве.тственно адресными и информационными входами запоминающего устройства , выходами которого  вл ютс 

выходы блока пам ти, вход формирова- тел  импульсов  вл етс  входом записи запоминающего устройства. .

25

Фие.2 9 ltd

Фие.З

М

Н

Измерение

Фаз. У

Составитель А.Титов Редактор И.Шмакова Техред Л.Олийнык Корректор Л.Бескид

Заказ 4286/56 Тираж 884 Подписное

ВЙИИПИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москаа, Ж-35, Раушска  наб., д. 4/5

JL

JL

Считывание