SU1102036A2 - Аналого-цифровой преобразователь - Google Patents

Abstract

1. АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ , по авт. св. № 911722, о т,л йчающ, ийс  тем, что. с целью расширени  функциональных возможностей, в него введены счетчик , посто нное запоминающее устрой , ство, блок индикации и элемент И, первый вход которого соединен с дополнительным выходом блока определени  знака разности временных интервалов , а второй вход - с первым дополнительным выходом блока управлени  второй дополнительный выход которого соединен с первым входом счетчика, второй вход которого соединен с выходом элемента И, а выходы - с входами посто нного запоминающего устройства, выходы которого соединены с входами блока индикации. .« (Л с

Description

2,Преобразователь по .п. 1, о т личающийс  тем, что блок определени  знака разности временных интервалов содержит первьш и второй элементы И, генератор тактовой частоты , реверсивный счетчик, первый и второй триггеры, при этом первый вхо первого триггера соединен с вторым входом блока, пр мой и инверсньй выходы - сдответств,енно с первыми входами элементов И, вторые входы которых соединены с выходом генератора тактовой частоты и дополнитeл .ным выходом блока, а выходы соответственно с первым и вторым входами реверсивного счетчика, первый выход которого соединен е входом установки в 1 второго триггера, инверсный выход которого соединен с выходом блока, при этом первый вход блока соединен с третьим входом реверсивного счетчика и тактирующими входами триггеров, управл ющие входы которых соединены с общей шино блока.

3.Преобразователь по п. 1, отличающийс  тем, что бло управлени  содержит счетчик циклов, дешифратор, инверторjn логических

блоков и элемент И, причем первый и второй входы блока управлени  соединены соответственно с. первым входом счетчика циклов и первым входом элемента И, второй вход которого соединен с выходом инвертора, а выход через счетчик циклов соединен с входами дешифратора, первый выход которого соединен с первыми входами логических блоков, второй выход - с вторыми входами всех логических блоков, кроме первого логического блока, второй вход которого соединен с общей шиной блока, при этом третий вход блока соединен с третьими входами всех логических блоков, четвертый вход каждого предьщущего логического блока соединен с п тым входом последующего логического блока и соответств.ующими Л выходами дешифратора,начина  с третьего вькода, (1+3)-й выход которого соединен с входом инвертора, причем п тый вход первого логического блока соединен с общей шиной блока управлени , а четвертый и п тьй входы п-го логического блока соединены с первым и вторым дополнительными выходами блока, выходы которого соединены с выходами логических блоков.

1 .

Изобретение относитс  к автоматике , телемеханике, электронной изме рительной и вычислительной технике и может быть использовано в информагщонно-измерительных системах при

опросе датчиков, выходной сигнал которых представл ет собой экспоненциально растущее напр жение с бoльши значением посто нной времени.

По основному авт. св. № 911722

известен аналого-цифровой преобразователь , содержащий усилитель входного сигнала, выход которого соединен с первым входом первого запоминающего уйтройства, второй вход которого

соединен с выходом усилител  импульza запуска, а выход - с первым входом первого нуль-органа, блок управлени  выходы которого соединены с входами регистра, выходы которого соединены с входами цифроаналогового преобразовател , второе и третье запоминающее устройство, два элемента задержки , второй и третий нуль-органы, интегрирующую КС-цепь, ключ, триггер и блок определени  знака разности временных интервалов, причем пер-вые входы второго и третьего запоминающих устройств соединены с выходом усилител  входного сигнала, второй вход второго запоминающего устройства соединен с выходом первого элемента задержки и входом второго элемента задержки, второй вход третьего запоминающего устройства соединен с выходом второго элемента задержки и первьм входом блока управлени , выходы второго и третьего запоминающих устройств соединены с первыми входами второго и третьего нуль-органа соответственно, вторые входы которых соединены со вторым входом первого нуль-органа, выходом интегрирующей КС-цепи и выходом клю3 . ча, первый вход которого соединен с общей шиной, а второй вход - с вторым входом блока управлени , первым входом блока определени  знака разности временных интервалов и выходом триггера, первьш вход которого соединен с выходом первого нуль-органа Второй вход - с выходом третьего нуль-органа, причем выход второго нуль-органа соединен со вторым блока определени  знака разности временных интервалов, выход которого соединен с третьим входом блока управлени , вход первого элемента задержки соединен с выходом усилител  импульса запуска, а вход интегрирующей КС-цепи соединен с выходом цифроаналогового преобразовател  11 . Недостаток аналого-цифрового преобразовател  заключаетс  в отсут ствии возможности непосредственного определени  посто нной времени переходного процесса, например посто нной времени, термодатчика, необходимость которого возникает при авто матической сортировке термодатчиков на заводах-изготовител х за возможно короткий промежуток времени. Целью изобретени   вл етс  расши рение функциональных возможностей за счет непосредственного определени  посто нной времени переходного процесса за короткий промежуток вре мени. Цель достигаетс  тем, что в аналого-цифровой преобразователь введе ны счетчик, посто нное запоминающее устройство, блок индикации и элемент И, первый вход которого соединен с дополнительным выходом блока определени  знака разности временны интервалов, а второй вход - с первы дополнительным выходом блока управлени , второй дополнительный выход которого соединен с первым входом счетчика, второй вход которого соединен с выходом элемента И, а выходы - с входами посто нного запом - нающего устройства, выходы которого соединены с входами блока индикации Причем блок определени  знака разности временных интервалов содер жит первый и второй элементы И, ген ратор тактовой частоты, реверсивньШ счетчик, первый и второй триггеры, первый вход первого, триггера соединен со вторым входом блока, пр мой и инверсньй выходы - соответственно 64 с первыми входами элементов И, Ьторые входы которых соединены с выходом генератора тактовой частоты и дополнительным выходом блока, а выходы соответственно с первым и вторьтм входами реверсивного счетчика, первый выход которого соединен со вхлдом Установки в 1 второго триггера инверсный выход которого соединен с выходом блока, при этом первый вход блока соединен с третьим входом реверсивного счетчика и тактирую-, щими входами триггеров, управл ющие входы которых соединены с общей шиной блока. При этом блок управлени  содержит счетчик циклов, дешифратор, инвертор , п логических блоков и элемент И, причем первый и второй входы блока управлени  соединены соответственно с первым входом счетчика ujiKлов и первым входом элемента И, второй вход которого соединен с выходом инвертора, а выход через счетчик циклов соединен с входами деишфратора , первый выход которого соединен с первыми входами логических блоков, второй выход - со вторыми входами всех логических блоков, кроме первого логического блока, второй вход которого соединен с общей шиной блока , при этом третий вход блока соединен с третьими входами всех логических блоков, четвертый вход каждого предьщущего логического блока соединен с п тым входом последующего логического блока и соответствующими Т выходами дешифратора, начина  с третьего выхода, Vi+3 выход которого соединен с входом инвертора. причем п тый вход первого логического блока соединен с общей шиной блока, а четверт.ьй и п тый входы п-го логического блока соединены с первым и вторым дополнительными выходами блока, выходы которого соединены с выходами логических блоков. На.фиг, 1 приведена структурна  электрическа  схема преобразовател , на фиг. 2 - .то же, блока определени  .знака разности временных интервалов , на фиг. 3 - то же, блока управленид, на фиг. 4 - временные диаграммы, по сн ющие принцип работы преобразовател . Аналого-цифровой преобразователь содержит усилитель 1 входного сигнала , запоминающие устройства 2-4, нуль органы 5-7, интегрирующую RC-цепь 8, ключ 9, усилитель 10 импульса за пуска, элементы 11 и 12 задержки, блок 13 управлени , регистр 14, циф аналоговый преобразователь (ЦАП) 15 триггер 16, блок 17 определени  зна ка разности временных интервалов,эл мент И 18, счетчик 19, посто нное запоминающее устройство 20, блок 21 индикации, блок -17 имеет входы 22 и 23, выходы 24 и 25. Блок 13 имеет входы 26-28 и выходы 29-32. Входом АЦП  вл етс  вход усилите л  1, подключенного своим выходом к входам запоминающих устройств 2-4, выходы которых соединены с входами нуль-органов 5-7, к вторым входам которых подключен выход интегрирующей RC-цепи 8, который через ключ 9 соединен также с общей шиной, а вход интегрирующей КС-цепи 8 подключен к выходу цифроаналогового преобразовател  15. Вход импульса запуска через усилитель 10 импульса запуска подключен к управл ющему входу запо . минающего устройства 2 и через элемент 11 задержки к управл ющему вход запоминающего устройства 3, а через элементы 11 и 12 задержки к управл ющему входу запоминающего устройст ва 4 и ко входу 27 блока 13 управлени , выходы нуль-органов 5 и 7 под ключены к входам триггера16, выход которого соединен с управл ющим входом ключа 9, входом 26 блока 13 уп равлени  и входом 23 блока 17, на вход 22 которого подключен выход нУ(ПЬ-органа 6, а выход 24 соединен с входом 28 блока 13 управлени , выходы 29 и 30 которого соединены с входами регистра 14, выходы которого соединены со входами цифроаналогового преобразовател  15, выход 31 блока 13 управлени  и выход 25 блока 17 подключены к входам элемента И 18, выход которого соединен с счетным входом счетчика 19, на вход установки в нуль которого под .ключей выход 32 блока 13. Посто нное запоминающее устройство 20,- подключенное своими адресными входами к выходам счетчика 19, своими выходными информационными шинами соединено с входами блока 21 йвдикации. Блок 17 содержит триггер 33, генератор ЗА тактовой частоты, элементы Vi 35 и 36, реверсивный счетчик 37 и триггер 38, вход 22 блока 17 соединен с входом установки в еди36 ницу триггера 33, пр мой и инверсный выходы которого через элементы И 35 и 36, к вторым входам которых подключен выход генератора 34 тактовой частоты, подключены к входам обратно го и пр мого счетов реверсивного счетчика 37, вькод отрицатеньного переноса которого соединен с входом установки в единицу триггера 38, инверсный выход которого  вл етс  выходом 24 блока 17, выход генератора,34  вл етс  его выходом 25, а вход 23 блока подключен к тактирующим входам триггеров 33 и 38 и входу установки в нуль, реверсивного счетчика 37. Блок 13 содержит элемент И 39, счет чик 40 циклов, дешифратор 41, инвертор 42,п логических блоков 43-1 - 43-п, вход 27 блока 13 подключен к входу установки в нуль счетчика 40 циклов, вход 26 через элемент 39 соединен с его счетным в-ходом, а своими выходами счетчик 40 циклов подключен к входам дешифратора 41, последний выход которого через инвертор 42 соединен со вторым входом элемента И 39, вход 28 и выходы дешифратора 41 подключены к входам логических блоков 43-1 - 43-п, выходы которых  вл ютс  выходами 29, 30, выход дешифратора 41  вл етс  выходом 31, а м-ый выход дешифратора 41 выходом 32 блока 13. Преобразователь работает следующим образом. На его вход подаетс  экспоненциально растущее напр жение Ugjj и( ), которое после усилени  усилителей 1 поступает на входы запоминающих устройств 2-4. Работа преобразовател  начинаетс  после подачи импульса запуска, усиленного усилителем 10. Б момент времени t, соответствующий подаче импульса за- , пуска, входное напр жение запоминаетс  в запоминающем устройстве 2 (и, фиг. 4). В момент времени t при котором импульс запуска по вл етс  на элемента 11 задержки , входное напр жение запоминаетс  в запоминающем устройстве 3 (U2 а в момент времени t.-, при котором импульс запуска по вл етс  на выходе элемента 12 задержки, входное напр жение запоминаетс  в запоминающем-устррйстве 4 (и). Импульсом на выходе элемента 12 задержки, действу  на вход 27 блока 13, устанавливаетс  счетчик 40 циклов в нуль, в результате чего на первом выходе дешифратора 41 устанавливаетс  потенциал логической единицы, поступающий на первый вход всех логических блоков 43-1 - 43-п, в результате чего все выходы 29 блока 13 принимают уровень логической единицы устанавливающие все разр ды регистра 14 в единицу, что соответствует максимальному значению напр жени  на выходе ЦАП 15 (и.) . Начинаетс  экспоненциальный рост напр жени  на конденсаторе интегрирующей КС-цепи 8 от произволь ного уровн  с максимальной скоростью до достижени  этим напр жением уровн  напр жени  U, поступающего из запоминающего устройства 4 на второй вход нуль-органа. 7, под воздействием выходного сигнала которого триггер устанавливаетс  в состо ние единиць замыкает ключ 9, через вход 26 блок 13 и элемент И 39, на втором входе которого имеетс  потенциал логической единицы, на счетный вход счетчика 40 циклов поступает один импульс , под воздействием которого на втором выходе дешифратора 41 устана ливаетс  уровень логической единицы (а все остальные выходы дешифратора 41 наход тс  в состо нии логического нул ), в 1)езультате чего выход 30 блока 13 принимают уровень логической единицы, устанавливающие все кроме старшего разр да регистра 14 в состо ние нуль, что срответствует напр жению 1/2 U на выходе ЦАП 15. Под воздействием сигнала выхода триггера 16 на вход 23 блока 17 триггер 33 и реверсивньй счетчик 37 устанавливаютс  в нуль,на вход пр мого счета реверсивного счетчика 37 через элемент И 36 к второму входу которого подключен инверсньп выход триггера 33, поступают импуль сы генератора 34 тактовой частоты, а счет реверсивного счетчика 37 возможен только после сн ти  сигнгьп устанавливающего его в нуль. На выходе 24 блока 17 устанавливаетс  потенциал логической еди-ницы. Разр  ковденсатора КС-цепи 8 продолжаетс  до достижени  им уровн  напр жени  и , поступающего из запоминающего устройства1 2 на вход нуль-органа 5 на вход .нуль-органа (момент t), по выходному сигналу, которого триггер 16 возвращаетс  .в состо ние нул , ключ 9 размыкаетс  и триггер 38 блока 17 устанав6 ливаетс  в нуль. Конденсатор RC-цепн начинает зар жатьс  по экспоненте, устанс(вивш1-1мс  значением которой  вл етс  выходное напр жение ЦАП 15, равное в Данный момент /2 U. Импульсна  последовательность генератора 34 тактовой частоты, поступающа  через выход 25 блока 17 на вход зле- мента И.18 ввиду того, что, в данный момент времени выход 31 блока 13 находитс  в состо нии логического нул , на счетный вход счетчика 19 не поступает. При равенстве значени  напр жени  на конденсаторе RC ,цепи 8 и значени  напр жени  на выходе запоминающего устройства срабатывает нуль-орган 6, выходной сигнал которого воздействием на вход 22 блока 17 устанавливает триггер 33 в состо ние единицы, в результате чего прекращаетс  подача импульсов генератора 34 через элемент И 36 на вход пр мого счета реверсивного счетчика 37, через элемент И 35 импульсы генератора 34 поступают на вход обратного счета реверсивного счетчика 37. После зар да конденсатора RC-цепи 8 до-уровн  срабатывани  нуль-органа 7 (момент t) его выходным сигналом триггер 16 устанавливаетс  в состо ние едини1 1, под воздействием которой замыкаетс  ключ 9 и начинаетс  разр д конденсатора КС-цепи 8 через вход 26 блока 13 и элемент 39, на втором входе которого имеетс  потенциал логической единицы. На счетный вход счетчика 40 циклов поступает один импульс , под воздействием которого на третьем выходе дешифратора 41 устанавливаетс  потенциал логической .единицы, в результате действи  которой на первый и второй логические блоки 43-1, 43-2 на выходе 30 первого логического блока 43-1 сохран етс  потенциал логического нул , так как в данньш момент времени на входе 28 блока 13, соединенном с первыми входами логических блоков 43-1 - 43-п имеетс  потенциал Логического нул , свидетельствующий о на выхотом , что де второго логического блока 43-2 (выход 29) по вл етс  потенциал лог гической единицы, устанавливающий разр д регистра 14 с весом в состо ние единицы. В итоге на выходе ЦАП 15 установитс  напр жени.е, равное 3/4 и.. Поступлением выходного импульса триггера 1b на вход 23 бло 17 триггер 33 и реверсивный счетчик 37 устанавливаютс  в нуль, а задним его фронтом, по вл юпщмс  после сра батывани  нуль-органа 5, выходной сигнал которого переводит триггер 1 ;в состо ние нул , разр д конденсато ра КС-цепи 8 заканчиваетс , ключ 9 размыкаетс  и начинаетс  эар д конденсатора КС-цепи по экспоненте, установившеес  значение которой рав но 3/4 и, триггер 38 устанавливаетс  в нуль. Начинаетс  следующий цикл преобразовани . Причем в конце каждого цикла преобразовани  на основе выходного сигнала блока 1 ( выход 24) блоком 13 вырабатываетс  сигнал установки в нуль К-ого разр  да регистра 14, если t(- t| кВ противном случае К-ый разр д оста нетс  в состо нии единицы. Следующи по пор дку уменьшени  веса разр да регистра 14 устанавливаетс  в едини ( пробное включение разр да) под воздействием потенциала логической единицы соответствующего выхода 29 блока 13. Работа АЦП продолжаетс  до тех пор, пока не установлен самый младший разр д регистра 14, а выходное напр жение ЦАП 15 в этот момент времени отличаетс  от выходного на пр жени  и не больше, чем на эквивалент напр жени  младшего разр да ЦАП 15. .. Это происходит задолго до достижени  входным напр жением Ug своего установившегос  значени  И. После окончани  п -го цИ1спа выходным импульсом триггера 16 счетчик 40 циклов устанавливаетс  в состо ние h + 1, на выходе 31 блока 13 по вл етс  потенциал логической единицы и импульсна  последовательность с выхода 25 блока 17 через элемент И 18 поступает на счетньй вход счетчика 19, который под воздействием выхода 32 блока 13 на п-ном цикле преобразовани  был устанОвден в нуль Содержимое счетчика 19 возрастает до момента срабатывани  нуль-органа 7 и, в дальнейшем не изменитс , что достигаетс  действием выхода инверто ра 42, подключенного своим входом к последнему выходу дешифратора 41, на второй вход элемента И 39 блока 1 Содержимое счетчика 19 обратно пропорционально искомому значению посто нной времени входного экспо6 ненциально возрастающего напр жени  Uj( . Выходные сигналы счетчика 19 поступают на адресные входы посто нного запоминающего устройства 20, на выходных информационных шинах которого устанавливаетс  код обратной величины по отношению к той величине , код которой подан на его адресные входы. Блок 21 индикации, на входы которого поступают выходные сигналы посто нного запоминающего устройства 20, индицирует значение посто нной времени. Из описанного принципа рсаботы АЦД и приведенной временной диаграммы видно, что дл  входного напр же- ни  экспоненциальной формы можно записать и ( и)(1-е :) , (1) и,, - текуш;ие значени  экспогде и , ненциального напр жени  подаваемого на вход АЦП в моменты времени t и t, зафиксированные в запоминающих устройствах 2 и 3i иУ - значение напр жени , к которому стремитс  экспоненциально возрастаю щее напр жение; Т - врем  задержки элементов 11 и 12 задержки; t - исходное значение посто нной времени экспоненты , подаваемой на вход АЦП. С другой стороны, дл  вьфаботанного на выходе ЦАП 15 напр жени  Е, подаваемого на интегрирующую КС-цепь, 8, можно записать эт U2-1J (Eg- U)(1-e гдеВд К С - посто нна  времени интегрирующей КС-цепи 8 ( ); ( t-t. ) - врем  между срабатыванием нуль-органов 5 и 6 на К-ом цикле АЦП. Равенство временных интервалов ч- чкоторое с минимальным расхождением соблюдаетс  после п-го цикла преобразовани , означает, что ЕО УХ с учетом уравнени  (4) при преобразованием формул (1) и (2) получим выражение %-v-, Содержимое .счетчика 19 в конце (п + 1)-го такта преобразовани  (момент времени t ) пр мопропоргщонально интервалу времени вдвое большему интервала времени (t|,- t|.), чем увеличиваетс  точность определени  длительности интервала времени счетчика 19. Посто  нное запоминающее устройство 20 осуществл ет преобразование входно

Фиг. 2 D кода (адрес) в выходной код (информаци ),. Технико-экономический эффект заключаетс  в том, что благодар  ускоренному определению установившегос  значени  экспотенциально возрастающего напр жени  задолго до окончани  переходного процесса, решенному в АЦП введением дополнительного цикла преобразовани , элемента И 18, счетчика 19, посто нного запоминающего устройства 20 и блока 21 индикации непосредственно может быть определено значение посто нной времени входного экспоненциального возрастающего напр жени .

Оо01

а

%

CS4

I

5

15

о о

о о

о

«м

ъ

«м

in

со

см

м

сэ

ts.

55

См см

о

Claims (3)

1. Г. АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ, по авт. св. № 911722, о т,л йчающ.ийся тем, что, с целью расширения функциональных возможностей, в него введены счетчик, постоянное запоминающее устройство, блок индикации и элемент И, первый вход которого соединен с дополнительным выходом блока определения знака разности временных интервалов, а второй вход - с первым дополнительным выходом блока управления, второй дополнительный выход которого соединен с первым входом счетчика, второй вход которого соединен с выходом элемента И, а выходы - с входами постоянного запоминающего устройства, выходы которого соединены с входами блока индикации.
2. 2, Преобразователь по .π. 1, от личающийся тем, что блок определения знака разности временных интервалов содержит первый и второй элементы И, генератор тактовой частоты, реверсивный счетчик, первый и второй триггеры, при этом первый вход первого триггера соединен с вторым входом блока, прямой и инверсный выходы - соответственно с первыми входами элементов И, вторые входы которых соединены с выходом генератора тактовой частоты и дополнительным выходом блока, а выходы соответственно с первым и вторым входами реверсивного счетчика, первый выход которого соединен с входом установки в l второго триггера, инверсный выход которого соединен с выходом блока, при этом первый вход блока соединен с третьим входом реверсивного счетчика и тактирую-щими входами триггеров, управляющие входы которых соединены с общей шиной блока.
3. 3. Преобразователь по п. 1, отличающийся тем, что блок управления содержит счетчик циклов, дешифратор, инвертор}η логических блоков и элемент И, причем первый и второй входы блока управления соединены соответственно с. первым входом счетчика циклов и первым входом элемента И, второй вход которого соединен с выходом инвертора, а выход через счетчик циклов соединен с входами дешифратора, первый выход которого соединен с первыми входами логических блоков, второй выход - с вторыми входами всех логических блоков, кроме первого логического блока, второй вход которого соединен с общей шиной блока, при этом третий вход блока соединен с третьими входами всех логических блоков, четвертый вход каждого предьщущего логического блока соединен с пятым входом последующего логического блока и соответствующими П выходами дешифратора,начиная с третьего выхода, (п+3)-й выход которого соединен с входом инвертора, причем пятый вход первого логического блока соединен с общей шиной блока управления, а четвертый и пятый входы п-го логического блока соединены с первым и вторым дополнительными выходами блока, выходы которого соединены с выходами логических блоков.

   1 . ‘