SU1478208A1 - Устройство дл вычислени симметрических булевых функций - Google Patents

Устройство дл вычислени симметрических булевых функций Download PDF

Info

Publication number
SU1478208A1
SU1478208A1 SU874234305A SU4234305A SU1478208A1 SU 1478208 A1 SU1478208 A1 SU 1478208A1 SU 874234305 A SU874234305 A SU 874234305A SU 4234305 A SU4234305 A SU 4234305A SU 1478208 A1 SU1478208 A1 SU 1478208A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
nand
inputs
elements
Prior art date
Application number
SU874234305A
Other languages
English (en)
Inventor
Леонид Болеславович Авгуль
Валерий Павлович Супрун
Original Assignee
Минское Высшее Инженерное Зенитное Ракетное Училище Противовоздушной Обороны
Белорусский государственный университет им.В.И.Ленина
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Минское Высшее Инженерное Зенитное Ракетное Училище Противовоздушной Обороны, Белорусский государственный университет им.В.И.Ленина filed Critical Минское Высшее Инженерное Зенитное Ракетное Училище Противовоздушной Обороны
Priority to SU874234305A priority Critical patent/SU1478208A1/ru
Application granted granted Critical
Publication of SU1478208A1 publication Critical patent/SU1478208A1/ru

Links

Landscapes

  • Complex Calculations (AREA)

Abstract

Изобретение относитс  к вычислительной технике и предназначено дл  построени  быстродействующих матричных арифметических устройств. Цель изобретени  - упрощение устройства дл  вычислени  симметрических булевых функций. Устройство дл  вычислени  симметрических булевых функций четырех переменных содержит элементы НЕ 1-4, элементы И-НЕ 5-25, информационные входы 26-29, настроечные входы 30-34 и выход 35. На информационные входы устройства подаютс  двоичные переменные X1 - X4
на настроечные входы - сигналы настройки U1 - U5, значени  которых принадлежат множеству {0,1
на выходе устройства реализуетс  симметрическа  булева  функци  F = F(X1, X2, X3, X4), определ ема  вектором настройки U=(U1, U2, U3, U4, U5). 1 ил., 1 табл.

Description

Изобретение относитс  к вычислительной технике и предназначено дл  построени  быстродействующих матричных арифметических устройств. Цель изобретени  - упрощение устройства дл  вычислени  симметричес- -ких булевых функций о
На чертеже представлена схема устройства дл  вычислени  симметри- ческих булевых функций, завис щих от четырех переменных.
Устройство содержит четыре элемента НЕ 1-4, двадцать один элемент И-НЕ 5-25, четыре информационных входа 26-29, п ть настроечных входов 30-34 и выход 35
Устройство работает следующим образом .
На информационные входы 26-29 подаютс  двоичные переменные X 1 - Х4 соответственно, на настроечные входы 30-34 - сигналы настройки U, - 1) 5 соответственно, значени  которых принадлежат множеству {О, 1), На вы- ходе 35 реализуетс  симметрическа  булева  функци  F(Xt - Х,,) определ ема  вектором настройки U (II, - и5К
Значени  сигналов настройки U, - Uс и соответствующие им реализуемые устройством симметрические буле- вые функции приведены в таблице настройки
При использовании предлагаемого устройства увеличиваютс  быстродействи , определ емое глубиной схемы и составл ющее величину 6 С, против 9Ъ в известном устройстве (где - врем  задержки на вентиль)0

Claims (1)

  1. Формула изобретени  Устройство дл  вычислени  симметрических булевых функций, содержащее три элемента НЕ, причем вход 1-го элемента НЕ соединен с i-м информационным входом устройства (i 1,о,о,3), отличающеес  тем, что, с целью упрощени  устройства , оно содержит четвертый элемент НЕ, вход которого соединен с четвертым информационным входом устройства и двадцать один элемент И-НЕ, первый вход первого из которых соединен с первым настроечным входом устройства, второй настроечный вход устройства - с первыми входами второго и третьего элементов И-НЕ, третий настроечный вход - с первыми входами четвертого и п того элементов И-НЕ, четвертый настроечный вход - с первыми входами шестого и седьмого элементов И-НЕ, п тый настроечный вход - с первым входом восьмого элемента И-НЕ, второй вход которого соединен с вторыми входами второго,четвертого и шестого элементов И-НЕ и входом первого элемента НЕ, выход которого соединен с вторыми входами первого, третьего, п того и седьмого элементов И-НЕ, выход первого элемента И-НЕ соединен с первым входом дев того элемента И-НЕ, второй вход которого соединен с выходом второго элемента И-НЕ, выход третьего элемента И-НЕ соединен с первым входом дес того элемента И-НЕ и первым входом одиннадцатого элемента И-ЧЕ,второй вход которого соединен с выходом четвертого элемента И-НЕ и вторым входом дес того элемента И-НЕ, выход п того элемента И-НЕ соединен с первым входом двенадцатого элемента И-НЕ и первым входом тринадцатого элемента И-НЕ, второй вход которого соединен с выходом шестого элемента И-НЕ и вторым входом двенадцатого элемента И-НЕ, выход седьмого элемента И-НЕ соединен с первым входом четырнадцатого элемента И-НЕ, второй вход которого соединен с выходом восьмого элемента И-НЕ, третий вход - с третьими входами дес того и двенадцатого элементов И-НЕ и входом второго элемента НЕ, выход которого соединен с третьими входами дев того, одиннадцатого и тринадцатого элементов И-НЕ, выход дев того элемента И-НЕ - с первым входом п тнадцатого элемента И-НЕ, второй вход которого соединен с выходом дес того элемента И-НЕ, выход одиннадцатого элемента И-НЕ соединен с первым входом шестнадцатого элемента И-НЕ и первым входом семнадцатого элемента И-НЕ, второй вход которого соединен с выходом двенадцатого элемента И-НЕ и вторым входом шестнадцатого элемента И-НЕ, выход тринадцатого элемента И-НЕ соединен с первым входом восемнадцатого элемента И-НЕ, второй вход которого соединен с выходом четырнадцатого элемента И-НЕ, третий вход соединен с третьим входом шестнадцатого элемента И-НЕ и входом третьего элемента НЕ, выход которого соединен с третьими входами п тнадцатого и семнадцатого элементов И-НЕ, выход п тнадцатого элемента И-НЕ соединен с первым входом дев тнадцатого элемента И-НЕ, второй вход которого соединен с выходом шестнадцатого элемента И-НЕ, третий вход соединен с выходом четвертого элемента НЕ,вход которого соединен с первым входом двадцатого элемента И-НЕ, второй входю
    которого соединен с выходом семнадцатого элемента И-НЕ, третий вход соединен с выходом восемнадцатого эле-1 мента И-НЕ, а выход соединен с первым входом двадцать первого элемента И-НЕ, второй вход которого соединен с выходом дев тнадцатого элемента И-НЕ, а выход соединен с выходом устройства.
SU874234305A 1987-04-22 1987-04-22 Устройство дл вычислени симметрических булевых функций SU1478208A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874234305A SU1478208A1 (ru) 1987-04-22 1987-04-22 Устройство дл вычислени симметрических булевых функций

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874234305A SU1478208A1 (ru) 1987-04-22 1987-04-22 Устройство дл вычислени симметрических булевых функций

Publications (1)

Publication Number Publication Date
SU1478208A1 true SU1478208A1 (ru) 1989-05-07

Family

ID=21300036

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874234305A SU1478208A1 (ru) 1987-04-22 1987-04-22 Устройство дл вычислени симметрических булевых функций

Country Status (1)

Country Link
SU (1) SU1478208A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Мищенко В оА,, Козюминский В„Ц., Семашко А.Н, Многофункциональные автоматы и элементна база цифровых ЭВМ - М„: Радио и св зь, 198), с„ 81, рис 4.12„ Авторское свидетельство СССР № 1119003, кл, G 06 F 7/00, 1983. *

Similar Documents

Publication Publication Date Title
JPS554691A (en) Tree-type coupled logic circuit
SU1478208A1 (ru) Устройство дл вычислени симметрических булевых функций
RU2047894C1 (ru) Устройство для вычисления симметрических булевых функций
SU1179314A1 (ru) Устройство дл вычислени симметричных булевых функций
SU1689943A1 (ru) Устройство дл вычислени симметрических булевый функций
SU1417012A1 (ru) Четырехвходовый одноразр дный сумматор
SU1374216A1 (ru) Четырехвходовый одноразр дный сумматор
JPS57163216A (en) Optical matrix switch
SU1683001A1 (ru) Устройство дл вычислени симметрических булевых функций
SU1480098A1 (ru) Апериодический RS-триггер
SU1488787A1 (ru) Четырехвходовый одноразрядный сумматор
JPS57164334A (en) Operating device
SU1765818A1 (ru) Устройство дл вычислени симметрических булевых функций
SU1767495A1 (ru) Устройство дл вычислени симметрических булевых функций
SU1587489A1 (ru) Устройство дл вычислени симметрических булевых функций
SU1575172A1 (ru) Четырехвходовый одноразр дный сумматор
SU1282113A1 (ru) Универсальный логический модуль
SU1619246A1 (ru) Устройство дл вычислени фундаментальных симметрических булевых функций
RU2047893C1 (ru) Устройство для вычисления симметрических булевых функций
SU1277085A1 (ru) Многофункциональный логический модуль
SU1196852A1 (ru) Блок формировани сквозного переноса в сумматоре
SU1656521A1 (ru) Многофункциональный логический модуль
SU1487024A1 (ru) Устройство для вычисления симметрических булевых функций
SU1196846A1 (ru) Многофункциональный логический модуль
JPS55154832A (en) Programmable logic circuit