SU1469549A1 - Узел синхронизации - Google Patents

Abstract

Изобретение относитс  к цифровой вычислительной технике и электронике и может быть использовано в устройствах, к фазовым соотношени м которых предъ вл ютс  повышенные требовани . Цель изобретени  - расшире- ние функциональных возможностей. Узел синхронизации содержит неуправл емый и управл емый каналы 6 и 13 соответственно . Введение в управл емый канал 13 двух групп из К (К 1) ЩЦ- транзисторов 10, 11 позвол ет путем подачи на их затворы 12 управл ющих сигналов регулировать фазовые соотношени  сигналов на выходах неуправл емого и управл емого каналов в, 13. Устройство позвол ет гибко компенсировать технологические разбросы временных параметров, разбросы за- ; держек из-за различий длин соединений , нестабильности параметров зле- ментов неуправл емого канала. 2 ил. (Л с

Description

4i О) СО

сл

4: СО

Изобретение относитс  к цифровой вычислительной технике и электронике и может быть использовано при создании универсальных и спе1шализирован- , ных вычислительных машин и устройств, в частности схем синхронизации, к фазовым соотношени м которых предъ вл ютс  повышенные требовани .

Цель изобретени  - расширение jO функциональных возможностей - достигаетс  за счет электрической регулировки фазовых соотношений выходных сигналов.

На фиг.1 показана схема узла сии- 15 хронизации; на фиг.2 - временные диаграммы, по сн ющие работу схемы.

Узел синхронизации содержит первую 1 и вторую 2 шины источника питани , входную 3, первую Аи вторую 5 20 вькодные шины, неуправл емый канал 6, состо щий из неинвертирующих каскадов 7.1, 7.2, последовательно включенных между входной 3 и первой

ственно. При поступлении на шину 3 логического перепада -О- 1 происходит его распространение по неуправл емому каналу 6 с задержкой 2t до шины А {где to - задержка одного инвертора). Этот перепад сигнала синхронизации поступает на затворы транзисторов 8 и 9, закрьюа  первый из них и OT-V крыва  второй. Таким образом, транзисторы группы 10 оказываютс  отключенными от шины 5, а транзисторы группы 11 подключены последовательно с транзистором 9 между шиной 2 нулевого уровн . Проводимость зтой ветви зависит от уровней управл ющих сигналов с шин 12 (Up,, U р,. ., и,, и,,..., и,1,), здесь k 3. В зависимости от проводимости зтой ветг ви (п-канальные транзисторы) происходит формирование перепада 1- О на шине 5 с временем задержки t, или t относительно тогр же уровн  сигнала на шине 4. При подаче на шину 3 перевыходной 4 шинами, первьй 8 и второй 25 пада 1- О закрываетс  транзистор 9 и

9 МДП-транзисторы разного типа проводимости - соответственно р и п, затворы которых соединены с входной шиной 3, первую 10 и вторую 11 группы из k МДП-транзисторов (k 1) со- 30 ответственно р- и п-типа, причем транзисторы в каждой группе соединены параллельно так, что их истоки подключены соответственно к шинам

Iи 2 источника питани , а объединен-35 личину ные стоки соединены с истоками транзисторов 8 и 9 соответственно, причем затворы транзисторов групп 10 и

IIсоединены с шинами 12.1.k, 12.2.k управлени , а стоки первого 8 и вто- 40 рого 9 ОТ1 транзисторов объединены

с второй шиной 5 схемы. Транзисторы 8, 9 и группы 10, 11 образуют управ- л  емьш канал 13.

открьшаетс  транзистор 8, соедин   шину 5 с шиной 1 источника питани  через группу 10 параллельно включенных транзисторов р-типа. Таким образом , на шине 4 происходит формирование фронта 1 с задержкой 21 относительно входного воздействи , а на шине 5 формируетс  перепад с задержкой относительно шины 4 на ве- t , или tj.

Обща  задержка сигнала на шине 5 определ етс  следующим образом:

(1) (2)

3

2t, 2t - 2tc, + t

1

2

(3)

Случай (1) ti О, т.е.

t 1

соответствует совпадению фаз сигнаНа фиг.2 приведены следукнцие диаг-дз ов на шинах 4 и 5. Случаи (2) и (3)

раммы: нижний перепад 14 () на входной шине 3; логический перепад 15 на выходе первого инвертора неуправл емого канала; логический перепад 15 на выходной шине 4 неуправл е- д мого канала; логический перепад 17 на выходной шине 5 управл емого канала .

Узел синхронизации работает сле- дукщим образом.55

Пусть напр жение шин источника питани  равно +Е (соответствует логической 1) и О (соответствует логическому . О) дл  шин 1 и 2 соответсоответствуют опережению и отставанию фазы сигнала на шине 5 относительно шины 4.

Таким образом осуществл етс  электрическа  регулировка фазовых соотношений . Схема позвол ет компенсировать технологические разбросы временных параметров, разбросы задержек из-за различий длин соединений, устран   такие вредные  влени ,напри «р, как перекос синхросигналов; повьш1а- етс  быстродействие синхронных цифровых устройств.

2

При поступлении на шину 3 логического перепада -О- 1 происходит его распространение по неуправл емому каналу 6 с задержкой 2t до шины А {где to - задержка одного инвертора). Этот перепад сигнала синхронизации поступает на затворы транзисторов 8 и 9, закрьюа  первый из них и OT-V крыва  второй. Таким образом, транзисторы группы 10 оказываютс  отключенными от шины 5, а транзисторы группы 11 подключены последовательно с транзистором 9 между шиной 2 нулевого уровн . Проводимость зтой ветви зависит от уровней управл ющих сигналов с шин 12 (Up,, U р,. ., и,, и,,..., и,1,), здесь k 3. В зависимости от проводимости зтой ветг ви (п-канальные транзисторы) происходит формирование перепада 1- О на шине 5 с временем задержки t, или t относительно тогр же уровн  сигнала на шине 4. При подаче на шину 3 переоткрьшаетс  транзистор 8, соедин   шину 5 с шиной 1 источника питани  через группу 10 параллельно включенных транзисторов р-типа. Таким образом , на шине 4 происходит формирова-.

личину

ние фронта 1 с задержкой 21 относительно входного воздействи , а шине 5 формируетс  перепад с задержкой относительно шины 4 на ве t , или tj.

Обща  задержка сигнала на шине 5 определ етс  следующим образом:

(1) (2)

3

2t, 2t - 2tc, + t

1

2

(3)

Случай (1) ti О, т.е.

t 1

соответствует совпадению фаз сигнаов на шинах 4 и 5. Случаи (2) и (3)

ов на шинах 4 и 5. Случаи (2) и (3)

соответствуют опережению и отставанию фазы сигнала на шине 5 относительно шины 4.

Таким образом осуществл етс  электрическа  регулировка фазовых соотношений . Схема позвол ет компенсировать технологические разбросы временных параметров, разбросы задержек из-за различий длин соединений, устран   такие вредные  влени ,напри «р, как перекос синхросигналов; повьш1а- етс  быстродействие синхронных цифровых устройств.

Claims (1)

1. Формула изобретени 

   Узел синхронизации, содержащий первую и вторую шины источника питани , входную, первую и вторую выходные шины, неуправл емый канал, состо щий из инвертирующих каскадов, последовательно включенных между входной и выходной шинами, первый и второй ВДП-транзисторы ,раз- ного типа проводимости, затворы которых соединены с входной шиной, а стоки - с второй выходной щиной, отличающийс  тем, что.

   с целью расширени  функциональных возможностей, в него введены перва  и втора  группы из К МЛП-транзисто- ров первого и второго типов проводимости , причем транзисторы в каждой группе соединены параллельно, их затворы подключены к соответствующим шинам, а первый и второй МЛП-тран- зисторы включены последовательно соответственно с первой и второй группами ВДП-транзисторов между второй выходной шиной и соответствующей шиной питани .

   Фаг, 2