SU1465884A1 - Устройство дл вычислени экспоненциальной функции - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть исп- пользовано в вычислител х дл  вычислени  функции у е- с плавающей зап той . Цель изобретени  - расширение диапазона вычислени  экспоненциальной функции. Устройство содержит вход 1 мантиссы, вход 2 пор дка, первый и второй регистры 3 и 4, первый блок

Description

1

Изобретение относитс  к вычислительной технике и может--быть исполь- зованр в вычислител х дл  вычислени  функции у с плавающей зап той.

Цель изобретени  - расширение диапазона вычислени  экспоненциальной функции.

На фиг,1 показана функциональна  схема устройства дл  зэычислени  эк- споненциальной фyнкции на фиг.2 - схема формировани  признаков; на фиг.З - коммутатор; на фиг.4 - нормализатор; на фиг.5 - с /мматор пор дка на фиг.6 - схема блока управлени .

Устройство.(фиг.1) содержит вход 1 мантиссы, вход 2 пор дка, первый и второй регистры 3 и 4., первый блок пам ти 5, схему 6 формировани  признака , элемент ИЛИ 7., блок 8 управ- Ленин, выход 9 признака переполнени  выход 10 готовности данных, первый коммутатор 11, регистр сдвига 12, первую группу элементов И 13, сумматор 14 пор дка, вторую группу элемен тов И 15J первый сумматор 16, элемент И 17, второй блок пам ти 18, второй коммутатор 19, третий регистр , множитель 21, третий коммутатор 22, второй сумматор 23, третью группу элементов И 24, нормализатор 25, питый и четвертый регистры 26 и 27, выходы мантиссы и пор дка 28 и 29.

Схема 6 формировани  щ г1знака (фиг.2) содержит выход 30 пор дка меньше нул , элемент ИЛИ 31, элемен- ты И 32 и 33, вход 34 знака, вьпсод 35 нормального пор дка, выход 36 максимального пор дка.

Коммутатор 11 (фиг.З) содержит элементы И.«ИШi 37 и выход 38 ком1чу- татора.

Нормализатор 25 (фиг.4) содержит элемент И 39, сдвигатель 40, первый, второй, третий,и четвертый выходы 41-44 нормализатора.

Сумматор 14.пор дка (фиг.5) содержит сумматор 45, элемент ИЛИ 46, вход 47 сумматора, выход 48 сумматора .

Блок 8 управлени  (фиг.6) содержит триггер 49, элемент И 50, счетчик 51, блок пам ти 52, вход запуска 53, тактовый вход 54, входы управлени  55, выходы управлени  56.

4 V

Функци  е- вычисл етс  следующим о бразом.

Если пор док 0 Пх :б Пх Q и мантисса Мх 0, то мантисса Мх делитс  на две части: старшую Мх длиной не менее 7 значащих разр дов и Мх, остальные разр ды.

Приближенно вычисл етс  пор док искомой функции Пе из вьфажени 

2 ). Формирование

Пе (jl- MX

Пе производитс  в блоке 5 пам ти. Вычисл етс  приведенное значение аргумента по алгоритму.

Мх-2

Пх

- Пе 1п2 (Мх X

Пх

X 2 -- Пе 1п2) Ч Мх,. 2

В каждый отдельной момент времени из ПЗУ 5 считьюаетс  сразу три вели- чины. По первому выходу считьшаетс  пор док функгдий е, на втором разность у и на третьем - признак пере- полненк . Вс  эта информаци  по вл етс  сразу, как только подаетс  адрес на адресные входы. Смена информации осуществл етс  сменой адреса. Следовательно, управлени  ПЗУ не требуетс . Управление выходной информацией осуществл етс  с помощью элемента И (13, 15, 17). Поэтому из коммутаторов 19 и 22 схема работает как комбинационна . После занесени  ар- гумента в регистр 3 (мантисса) и регистр 4 (пор док) съема начинает работать . Адрес ПЗУ 5 готов и осуществл етс  считывание. Признак Пр1 к этому времени тоже готов (схема 6 комбинационна ). На сумматоре. 16 формируетс  адрес дл  блока 18. Соответственно в них начинает .считыватьс  нова  информаци . Врем  от занесени  аргумента до по влени  инфор- мации на выходах блока 18 определ етс  как врем  переходного процесса в схеме.

После окончани  переходного процесса схема управлени  может начинать вырабатывать сигналы управлени  (А, С1-С6).

Поэтому дл  работы блока 5 не требуетс  специального набора сигналов.

Величина Мх выдел етс  комму- татором 11. Умножение MX м 2х производитс  в регистре .12 сдвига. Сложе- , ние Y ( 2 - Пе 1п2) + МХд, х X 2 ) производитс  в сумматоре 16, Приведенное значение аргумента Y ле- жит в пределах . Далее отыскиваетс  значение е с помощью блока 18 пам ти, коммутаторов 19 и 22, множител  21, сумматора 23, регистра 20. Полученна  велинина лежит в пределах

1 U

J- : е 3, поэтому с помощью нормализатора 25 и сумматора 14 производитс 

W,-i Пе« IT ее нормализаци  е 2 - е ,

Если Пх О, вычисление е произ - водитс  обычным способом. Отыскиваетс  естественна  форма X. Мпадппге разр ды MX, выход щие за пределы раз-. р дной сети ofбpacывaютc  и аналогично функции е вычисл етс  .е .

Рассмотрим реализацию этого алгоритма в устройстве. Со входа 1 в регистр 3 записываетс  мантисса Мх, со входа 2 в регистр 4 - пор док Их. Пор док Пх поступает на входы схемы 6, формирующей признаки:

Пп 1, если Пх Пх

макс

Пр 1 1, если О Пх Пх д.

Пр2 -1, если Пх 1 0.

Три младших разр да (если 7) Пх и МХр. со знаком поступают на входы блока 5 пам ти. Пусть Пп 0, Пр1 1, Пр2 О, тогда на выходе

группы элементов И ,j сформируетс  Пе, на выходах группы элементов И...

П X

сформируетс  2 - Пе In 2, на выходе элемента И 17 - признак переполнени . Коммутатор 11 не пропустит на регистр сдвига 12Мх.. В регистре 12 сдвига сформируетс  величина Мх X 2 . В сумматоре 16 сформируетс  приведенный аргумент Y. Разр ды сумматора 16 разделены на две равные части. Старша  часть разбита на равные группы у1, Y2, Y3... Младша  часть полностью поступает на коммутатор 22. Группа Y; со знаком Y поступает на i-oe ПЗУ блока 18 пам ти, формирующее значение е« . Величина е поступает на коммутатор 19. Величины е, , ... - на коммутатор :22. В первом цикле коммутатор 19 выбирает , коммутатор 22 выбирает е. Величины , е перемножаютс  в множителе 21, проход т через сумматор 23, не мен  сь (сигнал С5 0) и записываютс  в регистр 20. Во втором 1щкле коммутатор 19 выбирает содержимое регистра 20 (е ), коммутатор 22 . Они оп ть перемно- жаютс  и в регистр 20 записываетс  . .. Аналогичным образом содержимое регистра 20 домножаетс  на

. Л

По завершении отработки последней группы старшей части Y, коммутатор 19 вновь выбирает содержимое регистра 20 (. ... ) Коммутатор 22 выбирает, младшие разр 

40 45

50

,

55

ды Y

В множителе 21 формируетс 

WA и,ч U Ч ч

произведение ( е . е «.. .) х

X Y. Сигнал С5 теперь равен 1. Поэтому в сумматоре 23 формируетс  сум- (еЧ . е .е ..) -f ( ) х

ма X Y

« (1

+ Y«.)

м«

. е с точностью до -младшего разр да. Если , Пр1 О, Пр2 1. Группы элементов И 13, 15, элемент И 17 закрыты. Коммутатор 11 пропускает на регистр 12 сдвига Мх.. В . регистре 12 сдвига формируетс  X в естественной форме и последний поступает в сумматор t6. На второй вход сумматора 16 поступает ноль. Так же, как и в предьщущем случае в регистре 20 формируетс  е . Величина е лежит в пределах

0,6-ie 1,7

С помощью нормализатора 25 и сумматора 14 е нормализуетс , мантисса Me записываетс  в регистр 26 пор док Пе - в регистр 27.

Claims (1)

1. Формула изобрете

   н и  

   25

   30

   Устройство дл  вычислени  экспоненциальной функции, содержащее первый и второй регистры, первый и второй сумматоры, первый блок пам ти, регистр сдвига, коммутатор и элемент И, причем выходы мпадших разр дов первого регистра соединены с первым информационным входом регистра сдвига

   ого соединен с выходом первого комму- |татора, выход регистра сдвига соеди- |нен с входом первого слагаемого первого сумматора, отличающеес   тем, что, с ,. .„.„

   апазона вычислени  экспоненциальной функции, в него введены регистры с третьего по п тый, второй блок пам ти , второй и третий коммутаторы, мно- :штель, сумматор пор дка, нормализатор , блок управлени , схема формирог;. :зани  признаков, .группы элементов И : первой по третью и элемент ИЛИ, (1ричем вход -мантиссы устройства соединен с информационным входом перво- о регистра, выход знакового разр да Которого соединен с входом первого Дол  адресного входа первого блока йам ти и информационными.входами пер- 1ЮГО коммутатора, выход знакового разр да первого регистра соединен с jJepBbiM входом схемы формировани  при- наков, первый выход которого соеди- ен с первым входом ..элемента ИЛИ, 1|ыход которого соединен с входом при- нака переполнени  блока управлени  i| выходом признака переполнени  уст- 1|ойства, вькод знакового разр да вто- Itoro регистра соединен с вторым входом схемы формировани  признака, пер- йым управл ющим входом регистра сдви- , выходы младших разр дов .второго регистра соединены с входом второго г|ол  адресного входа первого блока г{ам ти, третьим входом схе;мы формировани  признака, с вторым управл ю- ° п1им входом регистра сдвига, второй Е|ЫХОД схемы формировани  признака соединен с входом первого признака бло- Kia управлени , первым управл ющим

   55

   входом первого коммутатора, управл ющими входами элементов И первой и второй групп и управл ющим входом 5 элемента И, третий выход схемы формировани  признаков соединен с входом второго признака блока управлени  и вторым управл ющим входом первого коммутатора, выход пор дка функции ё 10 первого блока пам ти соединен с информационным входом сумматора пор дка , выход которого соединен с информационным входом четвертого регистра выход

   - . I;::Z °;: :I-TT:.::°разности первого блока пам ти соединен с входом второго слагаемого первого сумматора, выходы знака и стар- целью расширени  ди- .„ Разр дов которого соединены с ад« экспоненн а™1Г ° 1 Тс гГ° ° ° ° «

   выход старших разр дов которого соединен с первым информационным входом второго коммутатора, выход которого соединен с первым информационным входом множител , выход которого соединен с входом первого слагаемого второго сумматора, выход которого соединен с .входом третьего регистра, выход кото- рогб соединен с входом нормализатора, входом элементов И третьей группы и вторым информационным «ходом второго коммутатора, выходы ютадших разр дов второго блока пам ти соединены с первым информационным входом третьего коммутатора, второй информационный - вход Которого соединен с выходом знака первого сумматора, выходы мпадших разр дов которого соединены с третьим информационным входом третьего коммутатора , выход которого соединен с вторым ин(|)ормационным входом множител , выход нормализатора соединен с информа1 онным входом п того регистра , выход которого соединен с выходом мантиссы устройства, выходы с первого по восьмой блока управлени  соединены соответственно с управл ющими входами третьего коммутатора, множител , третьего, четвертого и п того регистров, элементов И третьей группы, второго коммутатора и выходом roTOBHocTi-t результата устройства, выход переполнени  первого блока пам ти соединен с входом элемента И, выход которого соединен с вторым входом элемента ИЛИ.

   35

   40

   465884 6

   входом первого коммутатора, управл ющими входами элементов И первой и второй групп и управл ющим входом 5 элемента И, третий выход схемы формировани  признаков соединен с входом второго признака блока управлени  и вторым управл ющим входом первого коммутатора, выход пор дка функции ё 10 первого блока пам ти соединен с информационным входом сумматора пор дка , выход которого соединен с информационным входом четвертого регистра выход

   . I;::Z °;: :I-TT:.::°34 -в

   3

   J5

   фиг.2

   «

   |/ d/

   л .3

   4i фиг 5

   53

   Т

   Ъ6

   My M/J

   /./

   J-i

   i

   J

   I

   37

   /.

   Фаг. 6

   Редактор И.Сегл ник

   Составитель А.Шул пов

   Техред А.КравчукВ орректор М.Демчик

   Заказ 948/50

   Тираж 667

   ВНШШИ Государственного комитета по изобретени м и открыти м при ГКНТ СССР 113035, Москва, Ж-35, Раушска  наб,, д. 4/5

   Производственно-издате.11ь,ский комбинат Патент, г. Ужгород, ул. Гагарина, 101

   ГСодписное