SU1465881A1

SU1465881A1 - Комбинационный сумматор

Info

Publication number: SU1465881A1
Application number: SU874207817A
Authority: SU
Inventors: Виктор Ильич Варшавский; Николай Александрович Голдин; Алексей Юрьевич Кондратьев; Борис Соломонович Цирлин
Original assignee: Ленинградский электротехнический институт им.В.И.Ульянова (Ленина)
Priority date: 1987-03-09
Filing date: 1987-03-09
Publication date: 1989-03-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в процессорах ЭВМ. Цель изобретени - упрощение сумматора. Комбинационный сумматор в катэдом разр де содержит функциональные транзисторы п-типа 1-30, нагрузочные транзисторы 31-34, элементы НЕ 35-38, входы 39, 40 и 41, 42 пр мого и инверсного значений первого и второго слагаемых, входы 43, 44 пр мого и инверсного значений переноса, выхода 45, 46 пр мого и инверсного значений переноса, выходы 47, 48 пр мого и инверсного значений суммы. 1 ил. с «

Description

Изобретение относится к вычислительной технике и может быть использовано в процессорах ЭВМ.

Цель изобретения - упрощение сумматора.

На чертеже представлена функциональная схема одного разряда комбинационного сумматора.

Комбинационный сумматор в каждом разряде содержит функциональные транзисторы п-типа 1-30, нагрузочные транзисторы 31-34, элементы НЕ 35-38, входы 39, 40 и 41, 42 (а, а и Ь, Ь) прямого и инверсного значений первого и второго слагаемых, входы 43 и 44 (р, р) прямого и инверсного значений переноса из предыдущего разряда, выходы 45 и 46 (р* , р*) прямого и инверсного значений переноса с в следующий разряд, выходы 47 и 48 (s, s) прямого и инверсного значений суммы данного разряда (сигналы завершения переходных процессов в сумматоре) .

Сумматор работает следующим образом.

Инертное состояние схемы характеризуется значением 1 на всех ее входах и выходах: a=a=b=b=p=p=p'=р' s= =s=I. При этом, транзисторы 21-30 открыты .

Если на входах сумматора устанавливается единичный рабочий набор: Г _ а=Ь=р=1 и а=Ь=р=О, то транзисторы 1-8 остаются открыты и на входах элементов НЕ 35 и 37 сохраняется значение 0, а на выходах, т.е. выходах р’ и s - значение 1,. а транзисторы 11-18 закрываются и на входах элементов НЕ 36 и 38 появляется значение 1, а на йх выходах, т.е. выходах р* и s' - значение 0”, которое закрывает транзисторы 22 и 27, 28, 29. Теперь при переходе схемы в инертное состояние значение 0 на входе элемента НЕ 36 появится только после того, как откроются транзисторы 11, 14, т.е. после того, как в инертное состояние возвратятся входы а и Ь. После этого на выходе элемента НЕ 36 появится значение 1, т.е. выходы р' и р* схемы окажутся в инертном состоянии. Аналогично, значение 0 на входе элемента НЕ 28 появится только после того, как от-кроются транзисторы 13, 16 и 18, т.е. после того, как в инертное состояние возвратятся входы а, Ъ и р. После этого на выходе элемента НЕ 38 появится значение 1, т.е. выходы s и s схемы окажутся в инертном состоянии.

Если на входах сумматора устанавливается нулевой рабочий набор: а= =Ь=р=О и а=Ь--р = 1 , то транзисторы 11-18 остаются открыты и на входах элементов НЕ 36 и 38 сохраняется значение 0, а на их выходах, т.е. выходах р' и s - значение 1,а транзисторы 1-8 закрываются и на входах элементов НЕ 35 и 37 появляется значение 1”, а на их выходах, т.е. выходах р и s - значение 0, которое закрывает транзисторы 21 и 23, 24, 25. При переходе схемы в инертное состояние значение О на входе элемента НЕ 35 появится только после того,· как откроются транзисторы 1, 4,, т.е. после того, как в инертное состояние возвратятся входы а и b. Тогда на выходе элемента НЕ 35 появится значение 1, т.е. выходы р' и р схемы окажутся в инертном состоянии. Аналогично, значение 0 на входе элемента НЕ 37 появится только после того, как откроются транзисторы 3, 6 и 8, т.е. после того, как в инертное состояние возвратятся входы а, b и р. После этого на выходе элемента НЕ 37 появится значение 1, т.е. выходы s и s схемы окажутся в инертном состоянии.

Если на входах сумматора устанавливается рабочий набор, в котором значение. 1 сохраняется на одном прямом и двух инверсных входах, например, а=Ь*-р=1.и а=Ь=р=О, то на входах элементов НЕ 36 и 37 сохраняется значение 0, и на их выходах, т.е. выходах р' и s - значение а на входе элемента НЕ 35 появляется значение 1 и на его выходе, т.е. выходе р^г - значение 0, которое. закрывает транзисторы 21 и 19 и 20, последнее приводит к появлению значения ”1.на входе элемента НЕ 38, и значения 0 - на его выходе, т.е. выходе s схемы, которое закрывает транзисторы 27, 28, 29.'

Теперь при переходе в инертное состояние значение ”0 на входе инвертора 35 появится только после того, как откроются транзисторы 1, 4,

т.е. после того, как в инертное сос3

1465881 ⁴ тояние возвратятся входы а и Ь, а дующем разряде, для которого они явзначение U на входе элемента НЕ только после того, как откроются транзисторы 13, 16, 18 и 30, т.е. после того, как в инертное состояние возвратятся входы а, Ь, р и р. После этого на выходах элементов НЕ 35 и 38 появится значение ’Ί, ί — I

т.е. выходы р , р и s, s окажутся ю в инертном состоянии.

Если на входах сумматора устанавливается рабочий набор, в котором значение 1 сохраняется на двух прямых и одном инверсном входах, на- ; 15 пример, а=Ь=р = 1 и а=Ь=р=0, то на входах инверторов 35 и 38 сохраняется значение 0, а на их выходах, т.е. выходах р¹ и s - значение 1”, а на входе элемента 36 появляется значение 20 1 и на его выходе, т.е. выходе*?* значение 0, которое закрывает транзисторы 22 и 9, 10, последнее приводит к появлению значения 1 на входе элемента НЕ 37 и значения 0 у - на 25 его выходе,.т.е. выходе s, которое закрывает тразисторы 23, 24,25. Теперь при переходе в инертное состояние значение 0 на входе элемента

НЕ 36 появится только после того, 30 как в инертное состояние возвратятся входы а и Ь, а значение 0 на входе элемента НЕ 37, только после того, как откроются транзисторы 3, 6, 8, , и 26, т.е. после того, как в инерт- 35 ное состояние возвратятся входа а, Ь, р и?. После этого на выходах элементов НЕ 36 и 37 появится значение 1, т.е. выходы ?* , р’ и s, s окажутся в инертном состоянии. 40

Из сказанного видно, что рабочее состояние выходов s и s суммы дан- ·· ного разряда появляется только после, того, как все его входы (в том числе дд ' и переноса из предыдущего разряда) перейдут из инертного в рабочее состояние. При этом, рабочее состояние выходов переноса в следующий разряд проверяется в следующем разряде, для gg которого они являются входами. Анало— . гично, переход выходов s и s суммы данного разряда в инертное состояние происходит только после того, как на всех его входах (в том числе и пе- gg реноса из предыдущего разряда) установится инертное состояние. Инертное состояние выходов переноса в следующий разряд также проверяется в еле- .

ляются входами.

Таким образом, в предлагаемом сумматоре индикация моментов окончания переходных процессов как в самом сумматоре, так и на его входах осуществляется по состоянию прямых и инверсных выходов суммы всех разрядов и переноса из последнего разряда.

Claims

Формула изобретения

Комбинационный сумматор, содержащий в каждом разряде четыре нагрузочных транзистора, четыре элемента НЕ и тридцать функциональных транзисторов η-типа, причем затворы первого, второго, третьего функциональных транзисторов соединены с входом прямого значения первого операнда сумматора, затворы четвертого, пятого и шестого функциональных транзисторов соединены с входом прямого значения второго операнда сумматора, затворы седьмого, восьмого функциональных транзисторов соединены с входом прямого значения переноса сумматора, затворы девятого, десятого, одиннадцатого функциональных транзисторов соединены с выходом инверсного значения переноса сумматора, затворы двенадцатого, тринадцатого, четырнадцатого, функциональных транзисторов соединены с выходом инверсного значения переноса сумматора, затворы пятнадцатого, шестнадцатого, функциональных транзисторов соединены с входом инверсного значения переноса сумматора, затворы семнадцатого, восемнадцатого, девятнадцатого функциональных транзисторов соединены с входом инверсного значения первого операнда, затворы двадцатого, двадцать первого, двадцать второго функциональных'транзисторов соединены с входом инверсного значения второго операнда сумматора, затворы двадцать третьего, двадцать четвертого, двадцать пятого функциональных транзисторов соединены с выходом инверсного значения суммы сумматора и выходов первого элемента НЕ, вход которого через первый нагрузочный транзистор соединен с шиной питания сумматора и истоками девятнадцатого функционального транзистора и четырнадцатого функционального транзистора, сток кото5 рого соединен с истоком двадцать третьего функционального транзистора, сток которого соединен с истоком шестнадцатого и со стоком двадцать < второго функциональных транзисторов, исток последнего соединен со стоком девятнадцатого и истоком тринадцатого функциональных транзисторов, сток последнего соединен с истоком двад- 1¹цать пятого функционапьного транзистора, сток которого соединен с шиной нулевого потенциала сумматора, затвор одиннадцатого функционального транзистора соединен с выходом вто- 1 рого элемента НЕ, вход которого через второй нагрузочный транзистор соединен с шиной питания и с истоками семнадцатого, восемнадцатого, двадцать первого функциональных тран- 2 зисторов, сток последнего соединен со стоком восемнадцатого и истоком пятнадцатого функциональных транзисторов, сток последнего соединен с истоком одиннадцатого функционального ²транзистора, сток которого и стоки четвертого, двенадцатого и двадцатого функциональных транзисторов соединены с шиной нулевого потенциала сумматора, исток последнего соединен 3 со стоком семнадцатого функционального транзистора, затвор двенадцатого функционального транзистора соединен с выходом третьего элемента

НЕ, вход которого соединен чере'з з третий нагрузочный транзистор с шиной питания и соединен с истоками первого, второго, пятого функциональных транзисторов, сток последнего соединен со стоком второго и истоком .4 седьмого функциональных транзисторов, сток последнего соединен с истоком двенадцатого функционального транзистора, сток первого функционального транзистора соединен с истоком четвертого функционального транзистора, вход четвертого элемента НЕ через четвертый нагрузочный транзистор соединен с шиной питания сумматора и соединен с истоками третьего и девятого функциональных транзисторов, сток последнего соединен с истоком двадцать седьмого функционального транзистора, затвор которого соединен с выходом четвертого элемента НЕ, выs. ходом прямого значения суммы сумматора, затворами двадцать восьмого и двадцать девятого функциональных транзисторов, стоки которых соединены с шиной нулевого потенциала сумматора, сток третьего функционального транзистора соединен с-истоками шестого и десятого функциональных транзисторов, сток последнего соединен с истоком двадцать девятого функционального транзистора, стоки шестого и двадцать седьмого функциональных транзисторов соединены с истоком восьмого функционального транзистора, сток которого соединен с истоками! двадцать восьмого и тридцатого функциональных транзисторов, о тличающий ся тем, что, с целью упрощения сумматора, затворы тридцатого и двадцать шестого функциональных транзисторов соединены соответственно с входом инверсного значения переноса сумматора и входом прямого значения переноса сумматора, стоки тридцатого и двадцать шестого функциональных транзисторов соединены с шиной нулевого потенциала сумматора .