SU1464215A1 - Асинхронный последовательный регистр - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении асинхронных регистров сдвига. Целью изобретени   вл етс  упрощение регистра. Дл  достижени  этой цели в каждую  чейку пам ти 1 регистра, состо щую из двух элементов И-НЕ 3 и двух логических элементов 4 на четырех МДП-транзисторах п- и р-ти- пов, введены два резистора 9. При этом число транзисторов, составл ющих  чейку пам ти, удаетс  уменьщить с 28 в прототипе до 18, а число св зей между  чейками -- с 6 до 4. 1 ил.

Description

Изобретение относится к автоматике и вычислительной технике и может быть использовано при построении асинхронных вычислительных устройств.

Цель изобретения -- упрощение асинхронного последовательного регистра.

На чертеже приведена схема асинхронного последовательного регистра.

Регистр содержит ячейки ! памяти, каждая из которых состоит из двух симметричных цепочек 2, имеющих элемент И—-НЕ 3 и логический элемент 4 из МДП транзисторов п-тииа 5 и 6 и р-типа 7 и 8 и элемент связи на резисторе 9. Кроме того, показаны информационные входы 10 или 11 регистра, управляющий вход 12 считывания регистра, информационные выходы 13 и 14. Кроме того, регистр содержит элемент И-·НЕ 15, выход которого является управляющим выходом 16 записи регистра.

Асинхронный последовательный регистр работает следующим образом.

Состояние ячейки 1 памяти (значение на выходах ее -элементов 3) соответствует «10» — в ячейке I записан ноль, «01» — в ячейке 1 записана единица, «11» — информация в ячейке 1 стерта, а состояние «00» в процессе работы регистра в ячейке 1 не возникает из-за перекрестных связей между элементами 3 ее обеих цепочек 2.

Наборы значений на информационных входах 10 и II и выходах 13 и 14 регистра также соответствуют «10» — нулю, «01» — единице, «11» — отсутствию информации, а «00» — не используется.

Пусть в начальном состоянии информация в регистре отсутствует, т.е. на входах 10 и 11, выходах 13 и 14 и выходах элементов 3 всех ячеек 1 регистра имеется набор значений «11», а на входе 12 зафиксировано значение «1». При этом транзисторы 5 и 6 элементов 4 всех ячеек 1 памяти открыты, а транзисторы 7 и 8 — закрыты, на входах элементов 3 имеется значение «0», что делает указанное состояние регистра устойчивым. На выходе элемента 15, т.е. на управляющем выходе 16 регистра, при этом имеется значение «0».

Источник передает в регистр информацию, устанавливая на его информационных входах 10 и 11, например, набор значений «01». В результате в элементе 4 одной из цепочек 2 первой ячейки I. памяти оказываются закрыты транзисторы 6 и 7 и на вход соответствующего элемента 3 этой цепочки 2 первой ячейки 1 памяти через резистор 9 поступает значение «1» с выхода элемента 3 соответствующей цепочки 2 следующей (второй) ячейки 1, что приводит к появлению значения «0» на выходе элемента 3 данной цепочки 2 первой ячейки памяти 1, которое закрывает транзистор 5 и открывает транзистор 7 элемента 4 этой цепочки 2. После этого на выходе элемента 15, т.е. управляющем выходе 16 регистра, появляется значение «1», что свидетельствует о завершении записи информации в его первую ячейку 1 памяти.

Запись информации в каждую следующую ячейку 1 памяти протекает аналогично рассмотренной и завершается появлением значения «0» на выходе соответствующего элемента 3 одной из ее цепочек 2.

После появления на управляющем выходе 16 регистра значения «1» источник может снять информацию с его информационных входов 10 и 11, т.е. установить на них набор значений «11». В результате в элементе упомянутой цепочки 2 первой ячейки 1 памяти оказываются закрыты транзисторы и 8 и, если к этому моменту информация переписалась из первой ячейки 1 во вторую, то значение «0» с выхода элемента 3 соответствующей цепочки 2 второй ячейки '1 памяти через резистор 9 поступает на вход элемента 3 данной цепочки 2 первой ячейки 1 и на выходе этого элемента появляется значение «1», которое открывает транзистор 5 и закрывает транзистор 7 элемента 4 этой цепочки 2. После этого на выходе элемента 15, т.е. управляющем выходе 16 регистра, появляется значение «0», что свидетельствует о завершении стирания информации в первой ячейке 1 памяти регистра.

Стирание информации в каждой следующей ячейке 1 памяти протекает аналогично рассмотренному и завершается установкой набора значений «И» на выходах элементов 3 обеих ее цепочек 2.

После появления на управляющем выходе 16 регистра значения «0» источник может снова передать в регистр информацию, установив на его информационных входах 10 и 11 наборы значений «01» или «10». При этом в первую ячейку памяти информация записывается либо после того, как во второй ячейке 1 памяти информация стерта, либо, если ранее записанная во вторую ячейку 1 информация противоположна информации, записываемой в первую ячейку 1 памяти.

После того, как на информационных выходах 13 и 14 установится набор значений «01» или «10», т.е. информация записана в последнюю ячейку 1 регистра, приемник может установить на его управляющем входе 12 значение «0», разрешив тем самым стирание информации в последней ячейке 1 регистра.

После того, как в последней ячейке 1 памяти регистра информация будет стерта и на его информационных выходах 13 и 14 установится набор значений «М», приемник может установить на его управляющем входе 12 значение «1», разрешив тем самым перепись информации из предпоследней ячейки 1 памяти регистра в его последнюю ячейку 1.

Значение сопротивления резистора 9 выбирается равным (1,5—2) г, где г — сопротивление канала открытого МДП-транзистора.

Сложность ячейки 1 памяти регистра составляет 18 МДП-транзисторов (включая резисторы 9), тогда как в известном регистре -- 28 МДП-транзисторов. Один разряд регистра составляет две ячейки памяти. Число линий связи между соседними ячейками сокращено до четырех, Ί0 против шести у известного. Период работы регистра — не менее 10т, где τ — время переключения МДП-транзистора.

Claims (1)

1. Формула изобретения

   Асинхронный последовательный регистр, содержащий ячейки памяти, каждая из которых состоит из двух элементов И—НЕ и двух логических элементов, каждый из которых состоит из двух МДП-транзисторов 20 η-типа и двух МДП-транзисторов р-типа, причем исток первого МДП- гранзистора «-типа соединен с шиной нулевого потенциала регистра, а сток — с истоком второго МДП-гранзистора η-типа, сток которого сое- 25 динен со стоком второго МДП-транзистора p-типа и с первым входом соответствующего элемента И—НЕ данной ячейки памяти, исток первого МДП-транзистора р-типа каждого логического элемента соединен с шиной питания регистра, выход каж- 30 дого элемента И—НЕ соединен с первым входом другого элемента И—НЕ данной ячейки памяти и с затворами первых МДП-транзисторов п- и- ρ-типов соответствующего логического элемента данной ячейки памяти и дополнительный элемент И—НЕ. входы которого соединены с выходами элементов И—НЕ первой ячейки памяти, а выход является управляющим выходом записи регистра, затворы вторых МДП-транзисторов п- и p-типов первого в второго логических элементов первой ячейки памяти являются соответственно прямым и инверсным информационными входами регистра, отличающийся тем, что, с целью упрощения регистра, каждая ячейка памяти содержит первый и второй элементы связи на резисторах, первый вывод каждого резистора соединен с первым входом соответствующего элемента И—НЕ данной ячейки памяти, а второй вывод резистора в каждой ячейке памяти, кроме последней, с выходом соответствующего элемента И—НЕ последующей ячейки памяти, вторые выводы резисторов последней ячейки памяти являются управляющим входом считывания регистра, выходы элементов И—НЕ каждой ячейки памяти, кроме последней, соединены с затворами вторых МДП-транзисторов п- и p-типов соответствующих логических элементов последующей ячейки памяти, сток первого и исток второго МДП-транзисторов p-типа каждого логическото элемента соединены, выходы элементов И—НЕ последней ячейки памяти являются соответственно прямым и инверсным информационными выходами регистра.