SU1462394A1

SU1462394A1 - Устройство дл обнаружени и исправлени ошибок

Info

Publication number: SU1462394A1
Application number: SU874188936A
Authority: SU
Inventors: Эргашбек Батырбекович Махмудов; Дмитрий Протопопов; Эрнест Биктимиров; Эркин Улжаев; Бахтияр Абдуллаевич Захидов
Original assignee: Институт Кибернетики С Вычислительным Центром Научно-Производственного Объединения "Кибернетика" Ан Узсср
Priority date: 1987-02-02
Filing date: 1987-02-02
Publication date: 1989-02-28

Abstract

Изобрё тение относитс к электросв зи и может использоватьс в системах передачи данных с информационной обратной св зью. Устройство в каждом цикле осуществл ет передачу кодовой информации и в случае искажени переданной информации ее повторную передачу, что повышает помехоустойчивость устройства. Устройство содержит блоки 1, 9 элементов НЕ, блоки 2-4, 13 элементов задержки, блоки-5, 10, 14 элементов И, блоки 6, 12 элементов ИЖ, узел 8 обнаружени ошибки, элемент ИЛИ 11 и перек

Description

«lib О N9

СО

Фа9.1

Изобретение относитс к электрЬ- 1св зй и может использоватьс в системах передачи данных с информационной обратной св зью.

Цель изобретени - повышение помехоустойчивости устройства.

На фиг,1 представлена функцио-- налйна схема устройства дл обнару- |жени и исправлени ошибок; на фиг, 2 - временные диаграммы, по сн ющие его работу.

Устройство дл обнаружени и исправлени ошибок содержит первый блок элементов НЕ, первый 2, третий 3- и второй 4 блоки элементов задержки, второй блок 5 элементов И, первый блок 6 элементов ИЛИ, переклгочатапь |7, узел 8 обнаружени ошибок, выпол- |ненный на втором блоке 9 элементов НЕ, первом блоке 10 элементов Ни элементе, ШШ 11, второй блок 12 элементовИЛИ, четвертый блок 13 элементов задержки и третий блок 14 элементов И,

Устройство работает следующим образом ,

В первой половине каждого цикла передачи на первый вход устройства поступает байт информации, представл ющий ходовую комбинацию, состо шую например, из восьми битов (фиг,2а). Эта информаци проходит через переключатель 7 и - поступает на вход пр мого канала св зи. Одновременно пе- реданна информаци запоминаетс в блоках 2 и 4 задержки. Через определенное врем , равное задержке распространени сигнала в пр мом и об- ратном каналах св зи, эта информации поступает на второй вход устройства . Однако во врем передачи информации отдельные биты-кодовой комбина ции могут исказитьс в пр мом и (или обратном каналах св зи. Например, в прин той информации исказились neip- вый и шестой биты (фиг,2б). Устройство с помощью блоков 1-6, 12-14 кор pe cтиpyeт прин тую информацию (фиг,2б-ж), формиру на выходе блока 14 исправленную кодовую комбинацию (фиг,2з). Одновременно узел 8 обнаруживает ошибку и на выходе элемента ШШ 11 формируетс нулевой сигнал, устанавливающий переключатель. 7 и положение, при котором во второй половине цикла осуществл етс передача исправленной кодовой комбинации

с выхода блока 14 на вход пр мого канала св зи.

Если прин та кодова комбинаци

совпадает с переданной, то на выходе блока 9 формируетс единичный сигнал, запрещающий повторную передачу информации во второй половине цикла передачи, В следующем цикле передачи работа устройства повтор етс .

Таким образом, в случае искажени переданной информации устройство исправл ет ее и повторно передает,

Claims

Формула изобретени

Устройство дл обнаружени и исправлени ошибок, содержащее блоки злементов И, первый блок элементов ИЛИ и элемент ШШ, выходы первого блока элементов И соединены с одноименными входами элемента ИЛИ, о т- личающеес , с целью повьппени помехоустойчивости стройства, в него введены блоки элементов НЕ, блоки - элементов задержки, второй блок элементов ИЛИ и переключатель, входы первого блока элементов задержки объединены с соответствующими входами второго блока элементов задержки и первыми информационными входами переключател и вл ютс первыми входами устройства, входы первого блока элементов НЕ объединены с соответствующими входами третьего блока элементов задержкой и вл ютс вторыми входами устройства, выходы первого блока элементов НЕ соединены с соответствующими первыми входами второго блока элементов И и первого блока элементов ИЖ, выходы второго блока элементов И соединены непосредственно с соответствующими первыми входами второго блока элементов ИЛИ и через второй блок элементов НЕ с соответствующими первыми входами первого блока элементов И, выход элемента ШШ соединен с управл ющим входом переключател , выходы первого блока элементов задержки соединены с соответствующими вторыми входа- ми второго блока элементов И, выходы третьего блока элементов задержки соединены с соответствующими вторыми входами второго блока элементов ИЛИ, вэкоды которого соединены с Соответствующими первыми входами третьего блока элементов И, выходы

второго блока элементов задержки соединены с соответствующими вторыми входами первого блока элементов ИЛИ, вьгходы Которого соединены непосредственно с соответстйуюшими вторыми входами первого блока элементов И и через четвертый блок элеП

Л

1462394

ментов задержки с соответствуто ими вторыми входами третьего блока элементов И, выходы которого соединены с соответствующими вторыми информа- ционными входами переключател , выходы которого вл ютс выходами устройства .