SU1453597A1 - Преобразователь двоичного кода во временной интервал - Google Patents

Преобразователь двоичного кода во временной интервал Download PDF

Info

Publication number
SU1453597A1
SU1453597A1 SU874256236A SU4256236A SU1453597A1 SU 1453597 A1 SU1453597 A1 SU 1453597A1 SU 874256236 A SU874256236 A SU 874256236A SU 4256236 A SU4256236 A SU 4256236A SU 1453597 A1 SU1453597 A1 SU 1453597A1
Authority
SU
USSR - Soviet Union
Prior art keywords
output
code
input
pulse
converter
Prior art date
Application number
SU874256236A
Other languages
English (en)
Inventor
Владимир Александрович Редько
Александр Николаевич Судаков
Аркадий Евгеньевич Тюляков
Original Assignee
Предприятие П/Я В-2203
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-2203 filed Critical Предприятие П/Я В-2203
Priority to SU874256236A priority Critical patent/SU1453597A1/ru
Application granted granted Critical
Publication of SU1453597A1 publication Critical patent/SU1453597A1/ru

Links

Landscapes

  • Dc Digital Transmission (AREA)

Abstract

Изобретение относит  к вычислительной технике и может примен тьс  в устройствах преобразовани  и кодировани  информации в вычислительно- управл ющих системах автом атики. Целью изобретени   вл етс  повьппе- ние точности преобразовани . После подачи команды на шину Пуск по входной шине производ тс  запись импульсного последовательного двоичного кода и его преобразование в параллельной с одновременным подсчетом количества имщшьсов записи в счетчике импульсов. При этом начало формировани  выходного временного интервала, формируемого -на выходе триггера, прив зано к импульсам генератора импульсов, что исключает ошибку преобразовани . В сумматоре происходит сложение двоичного числа, образованного инверсным преобразованным кодом, с двоичным числом, формируемым на выходах делител  частоты, на вход которого поступает импульсна  последовательность с генератора импульсов. Как только в делителе частоты сформируетс  код, обратный записанному в преобразователе последовательного кода в паралелльный, на выходе сумматора по вл етс  нулевой сигнал, устанавливающий триггер в исходное состо ние, заверша  тем самым формирование временного интервала . 2 ил. (/) сд 00 СП

Description

Изобретение относитс  к вычислительной технике и может примен тьс  в устройствах преобразовани  информации в вычислительно-управл юсшх системах автоматики.
Целью изобретени   вл етс  повышение точности преобразовани .
На фиг.1 приведена структурна  электрическа  схема преобразова- тел ; на фиг.2 - временные диаграм- , мы его работы
I Преобразователь двоичного кода во I временной интервал содержит генера- I тор 1 импульсов, формирователь 2 им- ; пульсов, элемент И 3, преобразовател ; 4 код - код, преобразователь 5 пос- : ледовательного кода в параллельный, делитель б частоты, су1 1матор 7, элемент И 8, счетчик 9 импульсов, триг- гер 10, входную шину 11, шину 12 Пуск и выходную шиьгу 13. I Преобразователь дгюичного кода во ; временной интервал работает следующим I образом,
I В исходном состо нии в делителе 6 ; частоты и преобразователе 5 наход тс  коды чисел, сложение которых в сумматоре 7 формирует на его выходе (выходе переноса в следующий разр д) уровень логического О (фиг,2г). Этот сигнал через элемент И 8 подаетс  на вход установки в нуль триггера 10, устанавлива  на его выходе i (фиг,2к,л) уровень логического О, I который блокирует элемент И 3, пре- ;п тству  переключению делител  6 частоты .
На шину Пуск 12 подаетс  команда (фиг.26) в виде уровн  логической 1 произвольной длительности Команда поступает на вход формировател  2 импульсов, на выходе которого формиру етс  импульс, дпительность которого меньше паузы между командой Пуск и началом выдачи кода на устройство. При этом происходит обнуление счетчика 9 импульсов кода, на выходе которого по вл етс  уровень логического О, блокирующий элемент И В на врем  записи кода в устройство (фиг,2д)9 и обнуление делител  6 частоты, что приводит к по влению уровн  логической 1 на выходе сумматора 7 (фиг,2г
После подачи команды на шину 12 Пуск по входной шине 11 производитс  запись п-разр дного импульсного последовательного двоичного кода ,(п - число разр дов преобразовател 
5 последовательного кода в параллель ный). Код подаетс  старшими разр дами вперед. Код дл  преобразовани  передаетс  по входной шине 1I на информационный вход преобразовател  4 код - код по двум лини м в виде пр мого и инверсного кодов, причем един ца в коде соответствует наличию импу са на линии пр мого кода и отсутстви импульса на линии инверсного кода, а нуль соответствует соответствию импульса на линии пр мого кода и наличию импульса на линии инверсного кода (фиг.2е,ж). На информационном выходе преобразовател  4 формируетс  инверсный код (фиго2и), причем длительность импульсов кода расширен до периода повторени  имщ льсов входного кода, а на ) тактовом выходе - пачка импульсов записи (фиг,2з) , задержанна  относительно фронтов импульсного кода, что обеспечивает надежную запись кода в преобразователь 5о
i Одновременно счетчик 9 импульсов подсчитывает количество импульсов записи. По срезу п-го импульса записи (при этом в преобразователе 5 последовательного кода в параллель- ный установ тс  все разр ды кода) на выходе счетчика 9 импульсов по вл етс  уровень логической 1, сни- маюший блокировку элемента И 8 (фиг,2д). На выходе элемента И 8 по витс  уровень логической 1 (фиг,2к), разрешающий триггеру 9 изменить свое состо ние под воздействием импульсов генератора 1, при- ход шлх на его тактовый вход. По срезу первого после сн ти  запрета импульса генератора 1 на пр мом выходе триггера 10 по вл етс  логическа  1, т,е, начинаетс  формирование временного интервала на выходной шине 13 (фиг,2л), Этот же сигнал подаетс  на первый вход элемента ИЗ, разреша  прохождение импульсов генератора 1 на счетный вход делител 
6 частоты (фиг,2м),
I .
Таким образом, начало формировани  временного интервала жестко прив зано к срезу первого после окончани  записи кода в преобразователе 5 импульса генератора 1, что исключает ошибку преобразовател  из-за асинхронной подачи команды на ошну 12 Пуск, При этом, несмотр  на то.
что при заши;и кч},а н иреибраэоьа- тель 5 на выходе сумматора 7 по вл етс  уровень логической 1, блокировка элемен а И 8 сигналом, поступающим с выхода счетчика 9 импульсов на врем  записи, исключает ошибку преобразовани  и возможность по влени  ложных сигналов на выходе устройства ,
В сумматоре 7 происходит сложение двоичного числа, образованного инверным прин тым кодом (с выходов преобразовател  5 последовательного кода в параллельный), с двоичным числом, формируемым на выходах делител  6 частоты. Как только в делителе частоты сформируетс  код, обратный записанному в преобразователе 5 (соответствует пр мому коду, поступившему по входной шине 11), на выходе сумматора 7 по вл етс  уровень логического О, который через элемент И 8 устанавливает триггер 10 в исходное состо ние , заверша  формирование временного интервала (фиг,2г,
к,л).
Дпительность временного интервала , формируемого на выходе триггера
10, равна.
2Г N T,
где N - число, соответстнующее пр мому двоичному коду, посту- паищему на преобразователь
по шине Код, Т - период повторени  импульсов
генерцтора 1.
Кроме этого, на дополнительном входе устройства Пачка (выходе элемента И 3) формируетс  пачка импульсов , число которых равно N,

Claims (1)

  1. Формула изобретени 
    Преобразователь двоичного кода во временной интервал, содержащий преобразователь код - код, вход которого  вл етс  входной шиной, а информационный и тактовый выходы соответственно подключены к информа0 ционному и тактовому входам преобразовател  последовательного кода в параллельный , делитель частоны, генератор импульсов и триггер, выход которого  вл етс  выходной шиной,
    5 отличающийс  тем, что, с целью повьш1ени  точности преобразовани , в него введены первый и второй элементы И, формирователь импульсов , сумматор и счетчик импульсов,
    0 счетный вход которого подключен к
    тактовому выходу код - код преобраз- зовател , выход подключен к первому входу второго элемента И, а вход обнулени  объединен с выходом обну5 лени  делител ,частоты и подключен к выходу формировател  импульсов, вход которого  вл етс  шиной Пуск , при этом первый вход первого элемента И объединен с тактовым входом
    0 триггера и подключен к выходу генератора импульсов, выход соединен со счетным входом делител  частоты, а второй вход первого элемента И подключен к выходу триггера, вход обнулени  которого соединен с выходом второго элемента И, второй вход .которого подключен к выходу сумматора, входы которого соответственно подключены к выходам делител  частоты и 40 преобразовател  последовательного кода в параллельный
    Пачка
    аПППППП„ПГ| |ПП„ПППППППП ,t
    м
    Ипй
    Фиг.2
SU874256236A 1987-06-02 1987-06-02 Преобразователь двоичного кода во временной интервал SU1453597A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU874256236A SU1453597A1 (ru) 1987-06-02 1987-06-02 Преобразователь двоичного кода во временной интервал

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU874256236A SU1453597A1 (ru) 1987-06-02 1987-06-02 Преобразователь двоичного кода во временной интервал

Publications (1)

Publication Number Publication Date
SU1453597A1 true SU1453597A1 (ru) 1989-01-23

Family

ID=21308600

Family Applications (1)

Application Number Title Priority Date Filing Date
SU874256236A SU1453597A1 (ru) 1987-06-02 1987-06-02 Преобразователь двоичного кода во временной интервал

Country Status (1)

Country Link
SU (1) SU1453597A1 (ru)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР № 809557, кло Н 03 М 1/82, 1978. Авторское свидетельство СССР № 508927. кл. Н 03 М.1/82, 1974, *

Similar Documents

Publication Publication Date Title
SU1453597A1 (ru) Преобразователь двоичного кода во временной интервал
SU1012196A1 (ru) Цифрова след ща система
RU1785077C (ru) Преобразователь двоичного кода во временной интервал
SU410440A1 (ru)
SU1229948A1 (ru) Устройство дл генерации пачек импульсов
SU1059559A1 (ru) Устройство дл ввода информации с дискретных датчиков
SU372692A1 (ru) Распределитель импульсов
SU720507A1 (ru) Буферное запоминающее устройство
SU1531102A1 (ru) Устройство дл сопр жени ЦВМ с магнитофоном
SU622172A1 (ru) Динамическое запоминающее устройство
SU1679492A1 (ru) Устройство дл сопр жени вычислительной машины с аппаратурой передачи данных
SU1420648A1 (ru) Формирователь импульсных последовательностей
SU1633494A1 (ru) Устройство дл декодировани фазоманипулированного кода
SU1282315A1 (ru) Устройство дл формировани импульсных последовательностей
SU575653A1 (ru) Устройство дл сор жени цифровой вычислительной машины с внешним накопителем
SU1683017A1 (ru) Устройство дл формировани контрольного кода по модулю два
SU1181155A1 (ru) Преобразователь последовательного кода в параллельный
SU1130866A1 (ru) Микропрограммное устройство управлени
RU1790032C (ru) Устройство дл преобразовани последовательного кода в параллельный
SU1302267A1 (ru) Устройство дл ввода информации
SU1249583A1 (ru) Буферное запоминающее устройство
SU1376243A1 (ru) Преобразователь двоичного кода во временной интервал
RU2012146C1 (ru) Устройство для передачи и приема цифровых сигналов
SU1734209A1 (ru) Управл емый делитель частоты
SU1061128A1 (ru) Устройство дл ввода-вывода информации