SU1451710A1

SU1451710A1 - Устройство обработки информации

Info

Publication number: SU1451710A1
Application number: SU864166738A
Authority: SU
Inventors: Алексей Давидович Гвинепадзе; Владимир Николаевич Мартынов; Александр Владимирович Мыскин; Валерий Антонович Торгашев; Александр Петрович Чугунов
Original assignee: Предприятие П/Я М-5769; Ленинградский Институт Информатики И Автоматизации Ан Ссср
Priority date: 1986-12-25
Filing date: 1986-12-25
Publication date: 1989-01-15

Abstract

Изобретение относитс к вычислительной технике и может быть использовано в универсальных и специализированных цифровых вычислительных машинах. Целью изобретени вл етс повышение производительности. Поставленна цель достигаетс тем, что в устройство, содержащее блок 1 оперативной пам ти, коммутатор 3 информации , регистры 4, 5 выходной информации , арифметико-логический блок 6, регистр 8 общего назначени , регистр 11 констант, блок 14 микропрограммного управлени и генератор 15 синхросигналов , введены регистрова пам ть 10, блок 2 оперативной пам ти, арифметико-логический блок 7, регистр 9 общего назначени , регистр 12 ф,па- гоз и блок 13 элементов И, а также благодар оригинальной организации св зей между блоками. 6 ил. Q (Л

Description

СП

сриг.1

Изобретение относитс к вычислительной технике и может быть использовано в универсальных и. специализированных цифровых вычислительных машинах .

Целью изобретени вл етс повышение производительности устройства. На фиг,1 изображена функциональна схема предлагаемого устройства; на фиг.2 - функциональна схема блока микропрограммного управлени -, на фиг.З сигналы на выходах генератор синхросигналов; на фиг.4 - временна диаграмма режима записи в регистрову пам ть; на фиг.З - временна диаграмма режима записи в оперативную пам ть; на фиг„6 - временна диаграмма выполнени операций в арифметико-логическом блоке.

Устройство обработки информации (фиг.1) содержит первьй и второй блоки 1 и 2 оперативной пам ти, коммутатор 3 информации, регистры 4 и 5 выходной информации, первьй и вто- рой арифметико-логические блоки 6 и 7-5 первьй и второй регистры 8 и 9 общего назначени , регистровую пам ть 10, регистр 11 констант, регистр 12 флагов с выходами 12„1-

12.4, блок 13 элементов И с выходами 13,1-13о7, блок 14 микропрограммного управлени с выходами 14,1.-14,11s генератор 15 синхросигналов с выходами 15.1-13.5, первый и второй информационные входы 16 и 17 устройства , 18 управлени загрузкой данных, вход 19 логического услови , вход 20 прерывани , вход 21 запуска и первый и второй выходы 22 и 23 информации.

Блок 14 микропрограммного управлени (фиг.2) содержит узел 24 пам ти микропрограммS узел 23 микропрограмм прерьтаний, счетчик 26 адреса, ре- гистр 27 адреса, мультиплексор 28 проверки условий,, регистр 29 микрокоманд , элемент И 30, группу элементов ШШ 31, элемент ИЛИ 32.

На фиг.Э Тц - цикл работы устрой- ства, или период, синхросигналов ,, 15.1-15,3 - синхросигналы на. выходах генератор а 13 синхросигналов.

На фиг.4 показань сигнал 33 кода микрокоманды на выходах 14,1-14.11 блока 14 микропрограммного управлени ; сигнал 34 байта информации, записьшаемой из регистра микрокоманд блока микропрогра гиного управлени ;

Q 5 0

5 g

дп

45

гп

5

55

сигнал 35 информации, записываемой в регистры общего назначени ; сигнал 36 информации, записываемой в регистровую пам ть 10-, на фиг.5 - сигнал 37 кода микрокоманды на выходах 14.1-14.11 блока 14 микропрограммного управлени , сигнал 38 текущего слова информации на входах блоков 1 и 2; сигнал 39 адреса текущего слова дл записи в блоки 1 и 2 на выходах регистров общего назначени ; сигнал 40 адреса следующего слова информации, записываемой в блоки 1 и 2 на выходе арифметико-логического блока (блоков); сигнал 41 записи адреса следутацего слова информации в регистровую пам ть; сигнал 42 записи текущего слова о блока 1 (2); на фиг,6- сигнал 43 кода микропрограмм на выходах 14.1-14.11 блока 14 микропрограммного управлени ; сигнал 44 операнда на входе В арифметико-логического блока (блоков); сигнал 43 операнда А на выходе регистровой пам ти; сигнал 46 операнда А на выходе регистров 8 и 9 общего назначени ; сигнал 47 результата операции на выходе арифметико-логического блока (блоков ) ; сигнал 48 записи результата операции в регистровую пам ть 10; сигнал 49 записи результата операции в регистр 4,

На выходах блока 13 элементов И реализуютс следующие функции:13,1 - С1 & N(X6)SX14, где С - синхросигнал на выходе 13,1 генератора синхросигналов; XI3 - ХО разр ды микрокоманды блока микропрограммного управле- . ни ; 13,2 - C1gX4; 13.3 - C1XX8XN(X9) N(X10)&Xl4&xi3; 13,4 - W8&Xl4g N(X13)JPOH(14); где W8 - синхросигнал на выходе 13.3 генератора синхросигналов; РОН(14) - 14-й разр д регистра 9 общего назначени ; 13,5 - W8&X14&N(X13)&POH(13), где РОН(15) - 13-й разр д регистра 9 общего назначени , 13.6 - C1gX13; 13,7 - CD8gX5JN(X13), где CDS - синхросигнал на выходе 15,4 генератора синхросигналов .

Выходы блока 14 микропрограммного управлени соответствуют следующим выходам регистра 29 микрокоманд: 14.1 - N(X6), N(X9), Х14, Х13, N(X15); 14.2 - Х4; 14.3 - ХЗ-ХО; 14,3 - Х7; 14,6 - Х8; 14,7 - Х9; 14.8 - Х10; 14.10 - Х12; 14.11 - Х13.

3,45

Вход 16 устройства представл ет собой К однобайтовых щин, а вход 17 устройства - L двухбайтовых щин, соединенных с информационными входами коммутатора 3. К и L - целые числа-, , 1 . Одно из K+L+1 информационных направлений выбираетс с помощью кода, поступающего на управл ющий вход коммутатора 3 информации с входа 18 устройства.

Устройство работает следующим образом .

Работа устройства начинаетс с поступлени на вход 20 устройства и далее на второй вход элемента ИЛИ 32 сигнала начальной установки, по окончании которого из узла 24 пам ти микропрограмм на регистр 29 микрокоманд выбираетс перва команда. Работа предлагаемого устройства определ етс в основном трем режимами: загрузка регистровой пам ти 10; запись (чтение) информации в (из) блоки 1,2 выполнение операции на арифметико- логических блоках 6, 7,

Режим загрузки регистровой пам - , ти 10.

На фиг.4 изображен режим загрузки констант в регистровую пам ть 10 непосредственно из тела микрокомандь Команда загрузки выбираетс на ре- гистр 29 микрокоманд (фиг.2) по синхросигналу на выходе 15.2, и в конце работы команды, или в начале следующего цикла, по синхросигналу на выходе 13.3 байт информации (7-0 разр ды микрокоманды) заноситс в регистр 11 констант. По следующей микрокоманде байт информации из регистр констант записываетс сначала в регистр 8 общего назначени и далее переписываетс в регистровую пам ть 10, а следующа константа (байт) из микрокоманды записываетс в регистр 11 констант. Наконец,-по третьей микрокоманде (третий цикл) сначал первьш байт из регистровой пам ти 10 и второй байт из регистра 11 констант занос тс соответственно в регистры 9 и 8 общего назначени , дале двухбайтова константа из регистров 9 и 8 общего назначени записываетс в регистровую пам ть, а в регистр 11 констант принимаетс третий байт следующей двухбайтовой константы. Таким образом, запись двухбайтовой- константы в регистровую пам ть 10 через регистр 11 констант (из самой

микропрограммы) осуществл етс за

два цикла.

Загрузка регистровой пам ти 10 может осуществл тьс также с вхоДОН 16 и 17 устройства или из блоков 1 и 2, При этом запись константы с входов 16 и 17 устройства -осуществл етс через коммутатор 3 и арифметико-логические блоки 6 и 7 за один цикл работы устройства, а запись констант из блоков 1 и 2 осуществл етс через регистр 4, коммутатор 3 и арифметико-логические блоки 6 и 7

за два цикла: в первом цикле из регистровой пам ти 10 на регистры 8 и 9 общего назначени выбираетс адрес блоков 1 и 2 и далее константа из блоков 1 и 2 считываетс в регистр

4; во втором цикле константа (одно- байтова или двухбайтова ) с регистра 11 переписываетс через комк{ута- тор 3 и арифметико-логические блоки 6 и 7 в регистровую пам ть,

Следует отметить, что операци загрузки констант (адресных и данных) осуществл етс редко, в основном в начале работы устройства.

Режим записи (чтени ) информации

в(из) блоки(ов) 1.2.

На фиг.5 изображен режим записи информации в блоки 1 и 2 (режим чтени осуществл етс аналогично) По команде, поступающей из блока 14 микропрограммного управлени , из регистровой пам ти 10 в регистры 8 и 9 общего назначени считываетс адрес первого операнда, записываемого в блоки 1 и/или 2. Далее информаци (один или два байта) с выходов коммутатора 3 записываетс в первый и/или второй блоки 1 и/или 2, одновременно с записью в блоки 1 и/или 2 в арифметико-логическом блоке 6

осуществл етс модификаци адреса, например +1 или -1, и перепись модифицированного адреса в регистровую пам ть 10. В следующем цикле модифицированный адрес блоков 1 и/или 2

выбираетс на регистры 8 и 9, информаци из коммутатора 3 записьшаетс в блоки 1 и/или 2 с одновременной модификацией адреса и переписью его в регистровую пам ть 10 и т.д.

Модификаци адреса на +1 и -1 - позвол ет записывать (считывать) в блоки 1 и/или 2 массивы последовательно организованной информации или работать с блоками 1 и/или 2

в режиме стека. Управление сигналами записи - чтени в блоках 1 и 2 (сигнал записи в блок 1 стробирует- с сигналом 14-го разр да, в блок 2- 15-го разр да регистра 9 общего назначени ) позвол ет независимо обращатьс к блокам 1 и 2: осуществл ть побайтовую запись (чтение) в(из каждый блок, либо одновременно обращатьс к двум блокам 1 и 2 по записи (чтению) двухбайтового слова информации . Эту возможность можно эффективно использовать при вводе-выводе дл упаковки (распаковки) входной (выходной) информации устройства (упаковка однобайтовых слов в двухбайтовые и распаковка двухбайтовых слов в однобайтовые), Это обеспечиваетс также однобайтовыми и двухбайтовыми входами соответственно 16 и 17, а также однобайтовым и двухбайтовым выходами соответственно 22 и 23 устройства.

Наличие регистра 12 флагов, на которьй поступают сигналы полубайтовых и байтовых переносов из арифметико-логических блоков 6 и 7, позвол ет эффективно организовывать счетчики записываемых (считываемых) в блоки 1 и 2 массивов (блоков) информации . Сигналы на выходах 12.1-12.4 переносов (флагов) поступают в блок 14 микропрограммного управлени , а именно на информационный вход мультиплексора 28 (фиг.2), и далее управл ют режимами работы счетчика 26 адреса блока 24 пам ти MHKponporpaNiM обеспечива вьгаолнение по соответствующим услови м команд условного перехода .

Как видно из фиг,5, запись (чтение ) информации в блоки 1 и/или 2 осуществл етс за один цикл работы устройства.

Режим вьшолнени операции в арифметико-логических блоках 6 и/или 7.

На фиг.6 представлен режим выполнени операции над двум операндами, поступающими на входы А и В блоков 6 и 7. Операнд А поступает из регистровой пам ти 10 через регистры 8 и 9 а операнд.В - с выхода коммутатора 3 Результат операции с выходов арифметико-логических блоков записываетс либо в регистровую пам ть 10 по адресу операнда А в конце цикла, либо в регистр 4 с дальнейшей выдачей либо на выход 23 устройства, либо с записью в следующем цикле в Слоки 1 и/или 2. Как следует из временной диаграммы на фиг,6, операци в арифметико-логических блоках 6 и 7 выполн етс за один цикл.

Управление арифметико-логическими блоками 6 и 7 позвол ет выполн ть либо одну и ту же операцию одновременно над двум байтами, либо операцию над двухбайтовыми операндами за один цикл.

При выполнении операции с данными , поступающими из регистровой паg м ти 10, можно осуществл ть перестановку байтов на регистрах 8 и 9, что обеспечиваетс подключением выходов старшего байта (разр ды 15-9) регистровой пам ти к первому информационQ ному входу регистра 11 констант.

Claims

Формула изобретени

Устройство обработки информации,

5 содержащее первый блок оперативной пам ти, коммутатор информации, первый и второй регистры выходной информации , первьй арифметико-логический блок, первый регистр общего назначе0 ни , регистр констант, блок микропрограммного управлени , генератор синхросигналов, при этом первый выход коммутатора информации соединен с первым информационным входом первого арифметико-логического блока, выход результата которого подключен к первому информационному входу первого регистра выходной информации,выход регистра констант соединен с первым инQ формационным входом первого регистра общего назначени , выход которого подключен к первому адресному входу первого блока оперативной пам ти, отличающеес тем, что, с .g целью повьшени производительности, оно содержит регистровую пам ть, второй блок оперативной пам ти, второй арифметико-логический блок, второй регистр общего назначени , регистр

-j флагов и блок элементов И, причем первьш выход регистровой пам ти соединен с первым информационным входом второго регистра общего назначени и с вторым информационным входом пер вого регистра общего назначени , второй выход регистровой пам ти подключен к первому информационному входу регистра констант и второму информационному входу второго регистра об5

щего назначени , а информационный вход регистровой пам ти соединен с первым информационным входом первого регистра выходной информации и с выходом результата второго арифметико-логического блока, первьй и второй выходы переносов которого подключены соответственно к первому и второму информационным входам регистра флагов, третий и четвертый информационные входы которого соединены соответственно с первым и вторым выходами переносов первого арифметико-логического блока, второй информационный вход которого подключен к выходу первого регистра общего назначени и к первому адресному входу второго блока оперативной пам ти, выход второго регистра общего назначени соединен с первым информационным входом второго ариф - метико-логического блока, с первым входом блока элементов И, с вторыми адресными входами первого и второго блоков оперативной пам ти и с управ-: л ющим входом второго регистра выходной информации, первьй информационный вход которого соединен с выходом первого блока оперативной пам ти и с вторым информационным входом первого регистра выходной информации, второй информационный вход второго регистра выходной информации подключен к выходу второго блока оперативной пам ти и к второму информационному входу первого регистра выходной информации , выход которого влйетс ;. первым выходом информации устройстоперативной

пам ти, с входом записи10

15

20

25

30

35

чтени второго блока оперативной пам ти , с синхровходом регистра флагов и с входом записи-чтени регистровой пам ти, первый выход блока микропрограммного управлени подключен к первому разр ду второго входа блока элементов И, с второго по четвертый выходы блока микропрограммного управлени соединены соответственно с вторым информационным входом регистра констант, с вторым разр дом второго входа блока элементов И, с адресным входом регистровой пам ти и управл ющим входом первого регистра выходной информации , п тый выход блока микропрограммного управлени подключен к второму информационному входу регистра констант и к первым управл ющим входам первого и второго регистров общего назначени , шестой выход блока микропрограммного управлени соединен с третьим разр дом второго входа блока элементов И и с первым разр дом входа кода операции первого ариф метико-логического блока, седьмой вы ход блока микропрограммного управлени подключен к второму и первому разр дам входов кода операции соответственно первого и второго арифметико-логических блоков, восьмой вы- .,ход блока микропрограммного управлени соединен с четвертым разр дом второго входа блока элементов И, с третьим разр дом входа кода операции первого арифметико-логического блока и с вторым и третьим разр дами

ва и соединен с первым информационным до входа кода операции второго арифме- входом коммутатора информации, пер- тико-логического блока, дев тый выход блока микропрограммного управлени подключен к четвертым разр дам входов кода операции первого и второго ари(|метико-логических блоков и к управл ющему входу регистра констант , дес тый выход блока микропрограммного управлени соединен с п тыми разр дами входов кода операции первого и второго арифметико-логических блоков, одиннадцатый выход блока микропрограммного управлени подключен к п тому разр ду второго входа блока элементов И и к щестым разр дам входов кода операции первого и второго арифметико-логических блоков, первый и второй выходы генератора синхросигналов соединены соответственно с первым разр док тревый выход которого подключен к информационному входу первого блока рпера- тивной пам ти, а второй выход коммутатора информации соединен с вторым информационным входом второго арифметико-логического блока и с информационным входом второго блока опера- тивной пам ти, с первого по четвертый выходы регистра флагов подключены со- ответственно к входам логических условий с первого по четвертый блока микропрограммного управлени , с первого по седьмой выходы блока элементов И соединены соответственно с синхровходами второго регистра выходной информации, первого регистра выходной информации, регистра констант, с входом записи-чтени первого блока

710

оперативной

пам ти, с входом записи

5

0

5

0

5

чтени второго блока оперативной пам ти , с синхровходом регистра флагов и с входом записи-чтени регистровой пам ти, первый выход блока микропрограммного управлени подключен к первому разр ду второго входа блока элементов И, с второго по четвертый выходы блока микропрограммного управлени соединены соответственно с вторым информационным входом регистра констант, с вторым разр дом второго входа блока элементов И, с адресным входом регистровой пам ти и управл ющим входом первого регистра выходной информации , п тый выход блока микропрограммного управлени подключен к второму информационному входу регистра констант и к первым управл ющим входам первого и второго регистров общего назначени , шестой выход блока микропрограммного управлени соединен с третьим разр дом второго входа блока элементов И и с первым разр дом входа кода операции первого арифметико-логического блока, седьмой вы- ход блока микропрограммного управлени подключен к второму и первому разр дам входов кода операции соответственно первого и второго арифметико-логических блоков, восьмой вы- .,ход блока микропрограммного управлени соединен с четвертым разр дом второго входа блока элементов И, с третьим разр дом входа кода операции первого арифметико-логического блока и с вторым и третьим разр дами

входа кода операции второго арифме- тико-логического блока, дев тый выход блока микропрограммного управлени подключен к четвертым разр дам входов кода операции первого и второго ари(|метико-логических блоков и к управл ющему входу регистра констант , дес тый выход блока микропрограммного управлени соединен с п тыми разр дами входов кода операции первого и второго арифметико-логических блоков, одиннадцатый выход блока микропрограммного управлени подключен к п тому разр ду второго входа блока элементов И и к щестым разр дам входов кода операции первого и второго арифметико-логических блоков, первый и второй выходы генератора синхросигналов соединены соответственно с первым разр док тре9145

тьего входа блока элементов И и с первым синхровходом блока микропрограммного управлени , третий выход генератора синхросигналов соединен с синхровходами первого и второго регистров общего назначени и вторым синхровходом блока микропрограммного управлени , четвертый и п тый выходы генера тора синхросигналов подключены соответственно к второму и третьему разр дам третьего входа блока элементов И, выход второго регистра выходной информации вл етс вторым выходом информации устройства,

Фиг.З

0 .10

перва и втора группы информационных входов коммутатора информации вл ютс соответственно первым и вторым информационными входами устройства, управл ющий вход коммутатора информации вл етс входом управлени загрузкой данных устройства , вход логического услови устройства подключен к п тому входу логических условий блока микропрограммного управлени , вход прерывани и вход запуска которого подключены соответственно к одноименным входам устройства. V

..ii

J4 35 36

Фиг4

j(Tg Af//fg//g// g

м(к

Операнд на 5х. -

-j aHdMQ ibiK.Pfl --jf

ОйерандА нобш.РОН Нг

Рез-тат ошнаёш АЩ

Рез-таёРП/i.

Рез-тадсел

ВНШШИ Заказ 7082/48 Тираж 667

Произв.-полигр. пр-тие, г. Ужгород, ул. Проектна , 4

Ц- 1 аиты-бРЛ

м(команда

Рез-таёРП/i.ZРез-тадсел .Фив . 6

Подписное