SU1432580A1

SU1432580A1 - Многоканальна система управлени распределением ресурсов в вычислительном комплексе

Info

Publication number: SU1432580A1
Application number: SU874198198A
Authority: SU
Inventors: Юрий Афанасьевич Степченков; Александр Андреевич Солохин; Адольф Васильевич Филин
Original assignee: Институт Проблем Информатики Ан Ссср
Priority date: 1987-01-19
Filing date: 1987-01-19
Publication date: 1988-10-23

Abstract

Изобретение относитс к вычислительной технике, в частности к сложным цифровым системам обработки информации с множеством быстродействующих устройств ввода-вьшода. Цель изобретени - повьшение производительности вычислительного комплекса.Система содержит в центральном канале анализатор запросов, группу блоков ввода-вьшода, блок реконфигурации, блок элементов запрета, анализатор запросов периферийных каналов, двунаправленный коммутатор, группу многопортовых блоков пам ти, в каждом перифер1даном канале - группу блоков ввода-вывода, блок пр мого доступа в пам ть и соответствующий блок элементов запрета, коммутатор сигналов разрешений прерываний, первый и второй блоки элементов ИЛИ. В системе осуществл етс эффективна организаци одновременной работы устройств , распределенных по разным ка налам. 2 з.п. ф-лы, 21 ил. а 9 (Л

Description

и{

СО

to

СП

оо о

Изобретение относитс к вычислительной технике, в частности к сложным цифровым системам обработки информации с множеством быстродействующих устройств ввода-вьтода.

Цель изобретени - повышение производительности системы.

На фиг.1 приведена структура системы; на фиг.2 - функциональна схема блока реконфигурации; на фиг. 3 - функциональна схема коммутатора сиг йалов разрешений прерьшаний; на ,фиг.4-6 - функциональна схема, временна диаграмма и блок-схема алгоритма работы анализатора запросов центрального канала, соответственно, на фиг.7 - совмещенные блок-схемы од нопортового блока пам ти, устройства ввода-вывода и устройства пр ного доступа; на фиг. 8 и 9 - функцион аль- на схема и блок-схема алгоритма работы местного устройства управлени , соответственно) на фиг.10-12 - функциональна схема, временна диаграмма и алгоритм работы устройства управлени прерьшанием, соответственно на фиг.13-15 - функциональна схема, временна диаграмма и алгоритм работы устройства управлени задающим устройством, соответственно; на фиг. 16 - функциональна схема двунаправленного коммутатора; на фиг,17 функциональна схема анализатора запросов периферийных каналов; на фиг.18 и 19 - временна диаграмма и алгоритм работы блока реконфигурации , соответственно; на фиг.20 --функциональна схема арбитра реконфигу- рации на фиг.21 - функциональна схема устройства управлени многопортового блока пам ти.

Многоканальна система управлени распределением ресурсов в вычислительном комплексе содержит в ценгКоммутатор 11 сигналов разрешений

ральном канале анализатор 1 запросов, 45 прерывани (фиг. 3) содержит группу

группу блоков 2 ввода-вывода, блок 3 реконфигурации, блок 4 элементов запрета , анализатор 5 запросов-периферийных каналов, двунаправленный коммутатор 6, группу многопортовых блоков ,-, пам ти, в каждом периферийном канале - группу блоков 8 ввода-:вьшода, устройство 9 пр мого доступа и соответствующий блок эле-, ментов запрета группы блоков 10 - 10. элементов запрета, коммутатор 11 сигналов разрешений прерьшани , первый 12 и второй 13 блоки элементов ИЛИ. Обмен информацией между всеми

50

55

регистров 49, элемент ИЛИ 50, мультиплексор 51, группу блоков элементов И 52,-52,, первый 53 и второй 54 элементы задержки, группу 55 элементов И с инверсными входами 56.,-56j, шину 57 запрета.

Система работает следующим образом .

После включени питани машины в центральной информационно-управл ющ магистрали 14 процессором формирует с сигнал Подготовка, Эта шина ан лизируетс устройствами 2, 3 и. 7 ,4i.

устройствами и блоками осуществл етс с помощью центральной информационно-управл ющей магистрали 14, центральной магистрали 15 запросов прерывани , центральной магистрали 16 разрешени прерывани , периферийных информационно-управл ющих магистралей 17. (i 1, 2,..., п), периферийных

магистралей , запросов прерывани , ашн 19-f запросов пр мого доступа , периферийньпс магистралей 20 разрешени прерьшани и шин 21,-21- разрешейи пр мого доступа, двунаправленных шин 22 запросов-разрешений, шин 23 запрета, шин 24 разрешений периферийного канала, однонаправленных периферийных информационно-управл ющих шин , входных 26 и выходных 27 периферийных информационно-управл ющих шин и шин 28 взаимоблокировки .

Блок 3 реконфигурации системы (фиг, 2) содержит блок 29 сравнени регистр 30, первый 31 и второй 32 элементы НЕ, элемент 33 задержки, первый 34 и второй 35 элементы ИЛИ, i арбитров 36 реконфигурации. Кз центральной информационно-управл ющей магистрали 14 в блок 3 реконфигурации системы поступают следующие сигналы: сигналы 37 адреса, сигнал Зан то (ЗАН) 38, сигнал Синхронизаци от задатчика (СХЗ) 39, сигнал Синхронизаци от исполнител (СХИ) 40 и сигнал Подготовка (ПОДГ) 41, а из периферийных информационно-управл ющих магистралей 17- - сигналы ЗАН 42, сигналы СХЙ 43, сигналы 44 подтверждени выборки (ПВБ), сигналы Прерьдаание (ПРЕР) 45, в магистраль 14 от блока 3 поступает сигнал ПВБ 46, входы 47 выборки и выходы ПВБ 48 арбитров 36 реконфигурации.

Коммутатор 11 сигналов разрешений

прерывани (фиг. 3) содержит группу

0

5

Система работает следующим образом .

После включени питани машины в центральной информационно-управл ющей магистрали 14 процессором формируетс сигнал Подготовка, Эта шина анализируетс устройствами 2, 3 и. 7 ,4i.

и по вление на ней сигнала вызьшает переход указанных устройств ,в исходное состо ние. Блок 3 реконфигурахдии системы под действием сигнала ПОДГ формирует высокие уровни на шине 23 запрета и на все нгины 24 разрешений периферийного канала, что разрешает трансл цию сигнала ПОДГ через блок 4, коммутатор 6 и блоки , в пери- д ферийные информационно-управл ющие магистрали 17;, перевод устройств 8 и 9 периферийных каналов в исходное состо ние, В исходном состо нии в центральной и перифериз ных магист- 5 рал х и шинах 14, 17., 25 j, 26, 27, 15, 18, 18, и 19; поддерживаютс высокие уровни - отсутствие сигналов (за иск;почением пока шины ПОДГ), а в однонаправленной центральной магист- 20 рали 16 разрешени передачи - низкие уровни - отсутствие сигналов. Состо ние указанных магистралей и шин однозначно определ ет и состо ние других шин. Низкий уровень магистрали 16 25 транслируетс анализатором 5 периферийных каналов в низкие уровни шин 22 запросов-разрешений, под действием которых двунаправленный коммутатор 6 формирует низкий уровень шин 20, мутатор 11, в свою очередь, передает состо ние низкого уровн шин 20 в магистрали 20 ,, Коммутатором 11 и блоком 3 удерживаетс высокий уровень в шинах 28 взаимоблокировки - отсутствие блокировки,- -

После некоторого времени, достаточного дл перехода в исходное состо ние всех устройств системы, процессор снимает сигнал ПОДГ (устанавливает высокий уровень соответствующей шине в магистрали 14), Высокое состо ние линии ПОДГ транслируетс в магистрали и шины 17,-, 25,-, 26 и 27 и -вызывает формирование бло-. ком 3 высоких уровней в шине 23 и шинах 24, В результате логическа св зь между центральным и периферийными каналами прекращаетс (запрещаетс обмен сигналами по информационно-управл ющим магистрал м),50

Процесс перевода системы в исходое состо ние приведен дл понимани е дальнейшей работы. Сам процессор е принимает участи в перераспредеении ресурсов системы с целью оргаизации одновременной работы несколь- их задатчиков. Не требуетс ни изенение режимов его работы, ни введение в состав программного обеспечени какой-либо программы, организующей такой режим. Цель достигаетс введением дополнительной аппаратуры и изменением конфигурации системы. Поэтому сам процессор не входит в состав системы, а дл понимани ее работы в ее структуру введен лишь анализатор 1 запросов центрального канала, вл ющийс его частью,

В системе принцип св зи между устройствами - асинхронный, В каждый момент времени в системе могут обмениватьс информацией только два устройства (в -пределах одного канала св зи ) , Одно устройство управл ет передачей информации по каналу св зи и вл етс задающим (задатчик), другое устройство, привлекаемое к этой передаче , становитс исполнительным устройством (исполнитель),

Каждьй задатчик при работе с исполнителем формирует на соответствующей информационно-управл ющей магистрали 14 и 17j сигнал Зан то, информиру все устройства системы, что канал св зи зан т. Когда задатчик заканчивает обмен информацией с исполнителем , он сбрасывает сигнал Зан то , и одно из устройств системы,имеющее самьй высший приоритет в данный момент времени, среди прочих устройств , которым необходим канал св зи , становитс задатчиком.

Инициатива работы всей системы (всех ее устройств) осуществл етс процессором после нажати кнопки Пуск на его пульте следующим образом , Задатчик, -.в данном случае процессор , помещает сигнал Зан то в магистрали 14, Содержимое его адресного регистра и регистра управлени (заранее подготовленные) передаютс на соответствующие шины магистрали 14 и поступают на все селекторы адресов устройств центрального канала системы, в которых фиксируетс до начала применени определенньш адрес устройства, отличающий его от других устройств системы.

Предположим, задатчик обра цаетс к одному из устройств 2, 7;4-, центрального канала.. Селекторы адресов этих устройств производ т сравнение адреса на магистрали 14 с собственным адресом устройства. Через некоторое врем задатчик формирует на соответствующей шине магистрали 14 сигнал

Синхронизаци от задатчика (СХЗ), Устройство, адрес которого совпал с

адресом на с оответствздащих шинах магистрали 14, получает сигнал СХЗ и узнает, что оно привл:екаетс к пере- |даче в качестве исполнител . Устройство в срответствии с состо нием IDHH 14 управлени либо принимает даншае из канала св зи, либо передает их в канал св зи и через некоторое врем отвечает сигналом Синхррнизаци от исполнител (СХИ). Задатчик, получив сигнал СХИ, либо сразу сбрасывает сигнал СХЗ (операци передачи ин- формации из задатчика в исполнитель запись), либо принимает данные, а :ioTOM сбрасьшает СХЗ. Через некоторо врем задатчик сбрасывает сигналы а,ц реса,, управлени и данньпс (при onei- рации Запись) и сигнал ЗАН, осво эожда тем самым канал св зи .дл 7iix устройств. Исполнитель, воспри- шв сброс сигнала СХЗ, сбрасывает г,игнал СХИ и Д (при операции чтени ) i результате канал приходит в исход- :ше состо ние. Если На сигнал СХЗ за датчиком не получен сигнал СХИ в те- 1ение некоторого времени, то в за- датчике фиксируетс ошибка и им про™ изводитс сброс ранее сформированных сигналов.

I Пр1менительно к процедуре инициа- JJJSHH системы операции чтени может ; фыть использована- процессором (как любым задатчиком) дл пол чени ф-нформации от устройства о его сте фени готовности к работе, а операци Запись - дл запуска в устройстве 1|:акой либо операции.

I Процедура инициации устройств пе- 1|)иферийных каналов производитс следующим образом, Задатчик в центральном канале (в данном слуг1ае- процессор ) формирует сигналы адреса (А), irnpaBЛенин (У), данных (Д) и СХЗ в магистрали 14 в рассмотренной последовательности . В данном случае адрес Явл етс адресом одного из устройств {5; или 9 j периферийного кан.ала. Соо- то ние адресных шин.анализируетс блоком 3 реконфигурации .системы, Зс ли П(5ступивпп1й адрес принадлежит одному из устройств периферийной магистрали , то блок 3 снимает низкие уровни сигнала в шине 23 запрета и в одной из шин 24, соответствующей периферийному каналу, в котором нахо- датс -требуемое устройство. В результате шины ЗАН, А, Д, У и СХЗ передаютс через блок 4 элементов запрета, коммутатор 6 и соответствующий блок 10 элементов запрета группы блоков элементов за прета в соответствующую периферийную информационно-управл ющую магистраль 17;. Дальше произво-- дитс обмен информацией между задатчиком центрального канала и исполнителем периферийного канала аналогично описанной процедуре обмена между задатчиком и исполнителем центрального канала. Когда задатчиком центрального канала сбрасываютс сформи- рованные им сигналы в вшнах 14, бло- к ом 3 запрещаетс трансл ци сигналов через блоки 4 и 1.0, и система возвращаетс в исходное состо ние.

В системе дл организации параллельной работы высокопроизводительного процессора с медленно действующими устройствами 2 и 8 ввода-вьшо- да и высокоскоростньми устройствами 9 пр мого доступа испол ьзуетс многоуровнева система прерываний. Устройства 2 и 8 i запрашивают по шинам ма- гистралей 15 и 16,- прерывание работы процессора на обработку информации в своих регистрах. Устройства 9- запрашивают блок 3 об использовании канала св зи. Запросы магистралей 15 и 18 поступают в анализатор 1 запросов , которьй производит их арбитр, - выделение наиболее приоритетного запроса . Устройствам 9j пр мого доступа в пам ть, способным вьшолнить передачу информации без использовани процессора, присваиваетс наивысший приоритет - приоритет пр мого доступа , так как они требуют обслуживани за ограниченный интервал времени, в ПРОТИВНОМ случае в них может происходить потер информации, подготовленной к передаче, К каждому приоритета может быть подключено достаточно большое (в архитектзфном смысле неограниченное) число устройств .

Чтобы анализатор 1 запросов и бло 3 могли вьщелить из группы запралм- вающик устройств по магистрал м запроса прерываний 15, 18; и запроса пр мого доступа 1.9,- и Подключенных к данному уровню приоритета устройство , имеющее высший приоритет на данном уровне приоритета, в систему ввод т одионадравленные шины 16, 20 и 21, число которых равно числу

уровней приоритета. Эти шины последовательно проход т через все устройства , подключенные к данному уровню приоритета, причем чём ближе в электрической цепи и источнику сигнала располагаетс устройство, тем более высокий приоритет на данном уровне оно имеет. Источником шин разрешени прерывани вл етс анализа- тор 1 запросов центрального канала, а шин 21- разрешени пр мого доступа - блок реконфигурации системы.

После того, как процессором осуществлена процедура инициации уст- ройств, в системе возможна одновременна работа нескольких каналов (по числу инициированных каналов). Рас смотрим автономную работу .одного из периферийных каналов; Устройство 9 пр мого доступа, инициированное процессором , осуществл ет процедуру захвата соответствующего периферийного

канала, формиру низкий уровень сигнала . Запрос пр мого доступа (ЗПД) - 19. Низкий уровень поступает в блок 3, которьй производит анализ поступившего запроса. При вьшолнении опре дeJ eнныx условий (см. описание работ блока 3) блоком вьщаетс разрешение пр мого доступа - высокий уровень сигнала 21 .

Получив сигнал 21 -, устройство 9 при определенных услови х (см. описание работы устройства управлени прерьшанием) формирует низкий уро- вень на шине ЗАН в магистрали 17 j - становитс задатчиком - сбрасывает сигнал 19 и отвечает блоку 3 низким уровнем сигнала Подтверждение выборки (ПВБ) в магистрали 17 . Блок 3 на сигнал ПВБ отвечает сбросом высокого уровн шины 21J, а устройство 9,- в свою очередь сбросом сигнала ПББ. На этом процедура захвата периферийного канала заканчиваетс и устройство 9. может осуществл ть обмен информации с исполнителем, например 7(, аналогично рассмотренному обмену между задатчиком и исполнителем центрального канала.

Обмен в рассматриваемом периферийном канале не оказывает вли ни на Ьбмены, осуществл емые в других каналах . Именно поэтому возможна организаци параллельной работы нескольких каналов. Устройство 9ч занимает периферийньш канал на определенное врем - врем обмена массивом инфор5

л

,,

5 0 5

мации с исполнителем 7,- . Велргчина массива задаетс процессором. После окончани передачи массива устройство 9,- освобождает канал и уведомл ет об этом процессор операцией Прерывание следующим образом.

Устройство 9. формирует низкий уровень на соответствующей шине магистрали 18; запроса прерывани .Пройд через блок ИЛИ 12 и коммутатор 6, низкий уровень по вл етс на соответствующей шине магистрали 15 запросов прерьшани центрального канала , который поступает в анализатор 1. Анализатор 1 производит арбитраж - выделение наиболее приоритетного запроса - и при определенных услови х (см. описание работы анализатора 1) отвечает высоким уровнем соответствующей шины в магистрали 16. Высокий уровень этой шины в магистрали 16 последовательно распростран етс через блоки 2,. которые имеют более высокий приоритет на данном приоритетном уровне, и достигает входа ана.ш1- затора 5 запросов периферийных каналов в случае отсутстви запросов со стороны блоков 2. Анализатор 5 передает высокий уровень в шины 22, а коммутатор 6 - в шины 20 разреше- ,ни прерывани . Коммутатор 11 сигналов разрешений производит передачу высокого уровн шин 20 в одну из магистралей 20 , в соответствии с ранее . поступившими в него запросами на пре- рьшание 18 и их приоритетом. Высокий уровень, распростран сь по соответствующей шине магистрали 20 ,, достигает устройс ва 9 j - источника запроса в магистрали 18., который отвечает низким уровнем сигнала ПББ в магистрали 17, которьш, пройд через блок 3, по вл етс в магистрали 14. Анализатор 1 в ответ на низкий уровень сигнала ПВБ в магистрали 14 сбрасывает высокий уровень в соответствующей шине магистрали 16, которьй , пройд последовательно через анализатор 5, коммутаторы 6.и 11, по вл етс в соответствующей магистрали шине 20,-. Устройство 9,- отвеча- е-т сбросом сигнала в соответствующей шине магистрали 18 и при определенных услови х формирует сигналы ЗАН в магистрали - становитс задатчиком , свой вектор прерьшани на шинах Д и сопровождает их сигналом Прерывание . Под действием последнего блок

3 реконфигурации восстанавливает логическую св зь между магистрал ми 14 и 17. - формирует высокие уровни в щкиах 23 и 24 ,-. В результате анализатор 1 воспринимает низкий уровень ПРЕР в магистрали 14, запомина- efT состо ние шин Д и отвечает сигна- лЬм СХИ в магистрали 14. Пройд че- блок 4, коммутатор 6 и блок 10, сигнал СХИ по магистрали 17 ,, дости- устройства 9, которое в ответ с|брасывает все ранее установленные им сигналы, и система переходит в ис х|эдное состо ние. Логическа св зь мгзвду магистрал ми 14 и 17 разрываетс , Анап.огично производитс оперг:- цц Прерьгоание по инициативе одно- г|з из устройств 8. Операци Прерывание по инитдиативе одного из уст- р эйств 2 с точки зрени протокола об между блоками 1 и 2 происходит а|1алогично, однако св зь маги- с грал ми 14 и 17j при ее выполнении: н восстанавливаетс

; В системе дл организации одновременной работы нескольких каналов не требуетс жестка , фиксированна загрузка массивов, обрабатываемых устройствами 9i в определенные блоки ..| ; пам ти , как это 1-1меет место в и: вестной системе. Невыполнение зто- гф услови в последней не дает воз-, нежности организовать полную парал- жшьную работу каналов, В системе массив данных, обрабатьшаемьй устройством , может располагатьс в Л19бом блоке 7j,, поскольку каждый из Hipc о,щнаково доступен дл любого устройства 9 в силу многопортовостн блоков 7 ,, .

В предлагаемой системе производи- тальность повышаетс даже при наличии только одного блока 7 за счет перекрыти циклов обмена в центральном и периферийном каналах, что не присуще известной системе,

В системе повьшаетс уровень отказоустойчивости от катастрофического отказа в периферийных каналах. Если в известной системе неисправность, возникающа в одном из канапов, авто MaTHtiecKH про вл етс (транслируетс во всех других каналах, то в предлагаемой системе она локализуетс в пределах отказавшего канала«

В системе уменьшаетс веро тность сбоев в работе устройства пр мого доступа, поскольку уменьшаетс врем

0

5

0

5

0

5

0

5

0

5

доступа этих устройств к ресурсам системы.

Система характеризуетс более высокой надежностью подсистемы прерывани за счет замены последовательного характера распространени сигналов прерывани между периферийными каналами на параллельньй путем введени коммутатора 11.

Отдельные блоки и узлы системь работают следующим образом.

На фиг.4 представлена функциональна схема анализатора 1 запросов центрального канала, вл юща с частью процессора, а на фиг.5 и 6 - временна диаграмма и алгоритм его работы соответственно. Сигналы центральной магистрали 15 запросов прерываний поступают на входы D « «D регистра 58 запросов прерываний, С приходом строба 59 опроса сигналов запросов передачи от процессора Состо ние магистрали 15 фиксируетс в регистре 58, выходы которого подсоединены к блоку 60 сравнени , представл ющему собой блок выбора наиболее приоритет- :ного запроса и вьшолненн.ому на элементах И-НЕ. Все схемы И-НЕ подсоединены к выходу триггера 61, фиксирующего состо ние центральной магистрали

62запросов передачи пр мого доступа (ЗПД) в момент прихода от процессора строба 63 запроса передачи пр мого

доступа,

I

Чтобы не перегружать функциональную схему анализатора 1, цепи и элементы , способствующие его переводу в исходное состо ние при включении питани , опущены. В реальном арбитре эта процедура осуществл етс под действием сигнала Подготовка в магистрали 14. При дальнейшем рассмотрении работы анализатора 1 предполагаетс , что его триггеры и регистры в исходном состо нии сброшены.

Анализатор 1 запросов в режиме арбитража по пр мому доступу работает следующим образом, С приходом строба

63опроса ЗПД и при наличии сигнала в шине 62 триггер 61 переходит в состо ние логической единицы. Низкий уровень на выходе Q триггера 61 блокирует работу блока 60 сравнени , а сигнал с выхода Q поступает на пер- . вый вход элемента И-ИЛИ 64 и при отсутствии сигнала ПВБ 65 в центральной информационно-управл ющей магистрали 14 формируетс в шине 66 высоn14

кий уровень. В ответ на этот сигнал устройство (источник сигнала ЗПД) снимает сигнал на шине 62 и подтверждает прин тие сигнала с шины 66 формированием низкого уровн сигнала 65. Ана- лизатор 1 запросов в ответ снимает высокий уровень в центральной магистрали 66 разрешени .пр мого доступа, и в результате, блок возвращаетс в исходное состо ние.

Рассмотрим процедуру арбитража дл сигналов центральной магистрали 15 запросов прерываний. С приходом от процессора строба 59 опроса ЗП в ре

запроса становитс задатчиком в системе , оно формирует в центральной информационно-управл ющей магистрали 14 сигнал Прерывание (ПРЕР) 73 и информацию на шинах 74 данных. Сигнал 73 поступает на первые входы схем И 75, 76 н через врем , отрабатьшае- мое элементом 77 задержки, сигнал 80 высокого уровн поступает на управл ющие входы триггера 78 и регистра 79. Триггер 78 фиксирует факт прихода ПРЕР 73, а регистр 79 запоминает содержимое шин 74 данных в центральной информационно-управл ющей магистгистр 58 записываетс состо ние маги-15 рали 14. Усп-ройство-задатчик по шинам страли 15. Если блок 60 сравнени не блокирован триггером 61, то на одном из его выходов, соответствующих наиболее приоритетному запросу на маги- стгГали 15 в данньш момент времени, 20 формируетс низкий уровень (логическа единица). Выходы блока 60 сравнени соединены с второй группой входов компаратора 67, перва группа

- 25

74 передает информацию, однозначно определ ющую -устройство-источник прерывани . Вьздержка времени элементом 77 необходима дл заверше.ни переходных процессов в канале и з аписи в регистр 79 достоверной информации. Высокий уровень выхода триггера 78 вызывает сброс триггера 71 и фор шрова- ние в магистрали 14 сигнала Синхронизаци от исполнител сигнала CX1I 40. После прихода в анализатор 1 запросов сброса сигнала 73 сигнал 40 тарсже сбрасьшаетс . На этом процедура арбитража и операда Прерывавходов которого соединена с выхода

74 передает информацию, однозначно определ ющую -устройство-источник пре рывани . Вьздержка времени элементом 77 необходима дл заверше.ни переход ных процессов в канале и з аписи в ре гистр 79 достоверной информации. Высокий уровень выхода триггера 78 вызывает сброс триггера 71 и фор шрова ние в магистрали 14 сигнала Синхронизаци от исполнител сигнала CX1I 40. После прихода в анализатор 1 запросов сброса сигнала 73 сигнал 40 тарсже сбрасьшаетс . На этом процедура арбитража и операда Прерывами разр дов регистра 68 команд и состо ний процессора, в которых фиксиру- приоритет программы, выполн емой процессором в текущий момент времени . Компаратор 67 сравнивает прио- 30 ние в канале св зи заканчиваетс , ритет процессора с наиболее приори- Информаци о факте прерывани 81 и тетным запросом в магистрали 15. Если приоритет процессора ниже приоритета запрашивающего устройства, на

об источнике прерьшани 82 поступает в процессор, который после ее обработки сбрасывает триггер 78 и выходе компаратора 67 формируетс регистр 79 сигналом 83, и схема сокий уровень, который поступает на возвращаетс в исходное состо ние, первый вход схемы И 69. При отсутствии сигнала ПББ 65 на выходе схемы

69по вл етс высокий уровень, которьй поступает на вторые входы схем дО нительные структурные схемы, которые

70и на вход S триггера 71. В резуль- позвол ют более нагл дно перейти от тате триггер 71 переходит в состо ние

логической единицы, а на одном из выходов схем 70, соответствующих наибоПрежде чем приступить к подробному объ снению работы устройств системы (ее ресурсов) приведем их сравописани системы к описанию отдельных устройств, а также вы вить общие функциональные блоки в блоках 7 ,t

лее приоритетному запросу, по вл етс 45 пам ти, устройствах 2 и, 8 ; ввода-вы высокий уровень, который поступает в вода и в устройствах 9{ пр мого дос- магистраль 16.тупа в пам ть (фиг. 7).

Устройство-источник соответствующего сигнала ЗП в ответ на приход 50

сигнала 16 разрешени прерывани формирует в магистрали 14 сигнал ПВБ 65, который в центральном арбитре поступает на второй вход схемы И 72, что приводит к по влению на ее выходе высокого уровн . В результате ре- . гистр 58 переходит в исходное состо ние , а сигнал в центральной магистрали 16 разрешени прерывани сбра сываетс . Когда устройство-источник

Как уже приводилось в описании системы, любому ее устройству (будь то блок пам ти, устройство ввоДа-вы- вода или устройство пр мого доступа) присваиваетс определенньй адрес, ко торьй позвол ет, отличать данное устройство от всех других устройств сис темы. Во всех устройствах системы имеетс специальный блок, выполн ющий функции опознавани своего адреса , - блок 84 сравнени .

Г2

запроса становитс задатчиком в системе , оно формирует в центральной информационно-управл ющей магистрали 14 сигнал Прерывание (ПРЕР) 73 и информацию на шинах 74 данных. Сигнал 73 поступает на первые входы схем И 75, 76 н через врем , отрабатьшае- мое элементом 77 задержки, сигнал 80 высокого уровн поступает на управл ющие входы триггера 78 и регистра 79. Триггер 78 фиксирует факт прихода ПРЕР 73, а регистр 79 запоминает содержимое шин 74 данных в центральной информационно-управл ющей магистрали 14. Усп-ройство-задатчик по шинам

15 рали 14. Усп-ройство-задатчик по шинам 20

25

74 передает информацию, однозначно определ ющую -устройство-источник прерывани . Вьздержка времени элементом 77 необходима дл заверше.ни переходных процессов в канале и з аписи в регистр 79 достоверной информации. Высокий уровень выхода триггера 78 вызывает сброс триггера 71 и фор шрова- ние в магистрали 14 сигнала Синхронизаци от исполнител сигнала CX1I 40. После прихода в анализатор 1 запросов сброса сигнала 73 сигнал 40 тарсже сбрасьшаетс . На этом процедура арбитража и операда Прерыва 30 ние в канале св зи заканчиваетс , Информаци о факте прерывани 81 и

об источнике прерьшани 82 поступает в процессор, который после ее обработки сбрасывает триггер 78 и регистр 79 сигналом 83, и схема возвращаетс в исходное состо ние,

Прежде чем приступить к подробному объ снению работы устройств системы (ее ресурсов) приведем их сравпозвол ют более нагл дно перейти от

описани системы к описанию отдельных устройств, а также вы вить общие функциональные блоки в блоках 7 ,t

Как уже приводилось в описании системы, любому ее устройству (будь то блок пам ти, устройство ввоДа-вы- вода или устройство пр мого доступа) присваиваетс определенньй адрес, ко- торьй позвол ет, отличать данное устройство от всех других устройств системы . Во всех устройствах системы имеетс специальный блок, выполн ющий функции опознавани своего адреса , - блок 84 сравнени .

131432580

В системе с одной магистралью в любой операции обмена информацией всегда участвуют дда устройства,св занные между собой как задатчик (управл ющее устройство) и исполнителъ управл емое устройство). Bqe другие устройства, которым требуетс маги- траль дл обмена, информируют об фтом анализатор 1 запросов централь14

нальньЕС частей, содержат запоминаю щую среду, состо щую из взаимосв занных запоминакшщх элементов.

Уровень детализации функциональ ных частей блоков 7j, , за исключе нием блока 84 сравнени , соответст вует уровню стандартных функционал ных элементов и не требует дальней конкретизации. Местное устройство

,- - -. - jT --jt-, - «.M.uA « «А J - Л JJЛ л.

ото канала по шинам магистрали запро- управлени здесь вьфождаетс в дефа прерьшаний. Часть устройства, от етственна за формирование сигналов Запросов прерываний и обмена сигна с анализатора 1 вплоть до того фомента, когда устройство становитс $адатчиком, называетс устройством {15 управлени прерыванием. Устройст но ввода-вывода запрашивает канал с|в зи только дл уведомлени процес- (fopa о завершении устройством опера- 20

шифратор кодрв операции, из которых основными вл ютс операции чтени записи. Функции запоминающих устройств ограничены исключительно хра нением информации в запоминающей ср де.

Блок 84 сравнени вл етс распространенным функциональным элемен том, который представл ет собой адресный дешифратор с усеченным число выходов, в данном случае одним. Бло сравнени может быть выполнен разли ными способами. В частности, блок сравнени устройств 2 и 8- ввода-вы вода, устройств пр мого доступа мож быть выполнен на основе одноразр дн го посто нного запоминающего устрой ства, адресные входы которого соеди н ютс с адресными шинами информаци онно-управл ющей магистрали. До начала применени логическа единица заноситс аппаратно (путем прожига плавк их перемычек в посто нном запоминающем устройстве) только в те чейки, которые соответствуют адресу , вьзделенному дл данного устройства . При этом логическа единица н выходе блока 84 сравнени имеет мес то только при совпадении адреса, за 40 фиксированного аппаратным путем, с адресом, пришедшим по информационно управл ющей магистрали 14.

.ijpiH, инициированной ранее процессо- IJIOM, или об обнаружении ошибки в про 1|;ессе операции.

Принцип св зи между устройствами фистемы - асинхронный, что позвол ет Участйовать в обмене устройствами 1{ азличного быстродействи . Однако, не занимать единственную маги- фтраль надолго, Кс1ждое устройство iJLMeeT не менее одного буферного ре- ij HCTpa 86 данных дл быстрого приема и выдачи данных,

В ЭВМ с магистральной структурой правление устройствами выполн етс ф помощью адресуемых регистров уст- $| ойства, отдельные разр ды которых йсуществл ют требуемые оцерации управлени . Эти регистры вход т в сос- 1 ав местного устройства 87 управле- фи , которое осуществл ет выбор одного из регистров устройства, производит запись или считьшанйе информации в буферные регистры 86, а также инициирует ту или иную операцию в исполнительном механизме (периферий- ный аппарат).

Устройства пр мого доступа в пам ть , кроме указанных операций, могут запрашивать магистраль дл обмена информацией с оперативной пам тью 1гши любым другим устройством без помощи-- процессора. Эти устройства способны функционировать в режиме за- датчика, т.е. имеют возможность уп-, равл ть этим обменом самосто тельно Эти функции осуществл ютс устройст вом 88 управлени задатчика.

Блоки оперативных запоминаюпщх устройств, кроме указанных функцио

14

нальньЕС частей, содержат запоминающую среду, состо щую из взаимосв занных запоминакшщх элементов.

Уровень детализации функциональных частей блоков 7j, , за исключением блока 84 сравнени , соответствует уровню стандартных функциональных элементов и не требует дальнейшей конкретизации. Местное устройство 87

-jt-, - «.M.uA « «А J - Л JJЛ л.

управлени здесь вьфождаетс в де0

5

0

5

шифратор кодрв операции, из которых основными вл ютс операции чтени и записи. Функции запоминающих устройств ограничены исключительно хранением информации в запоминающей среде .

Блок 84 сравнени вл етс распространенным функциональным элементом , который представл ет собой адресный дешифратор с усеченным числом выходов, в данном случае одним. Блок сравнени может быть выполнен различными способами. В частности, блок сравнени устройств 2 и 8- ввода-вывода , устройств пр мого доступа может быть выполнен на основе одноразр дного посто нного запоминающего устройства , адресные входы которого соедин ютс с адресными шинами информационно-управл ющей магистрали. До начала применени логическа единица заноситс аппаратно (путем прожига плавк их перемычек в посто нном запоминающем устройстве) только в те чейки, которые соответствуют адресу , вьзделенному дл данного устройства . При этом логическа единица на выходе блока 84 сравнени имеет место только при совпадении адреса, за- 0 фиксированного аппаратным путем, с адресом, пришедшим по информационно- управл ющей магистрали 14.

Функциональна схема местного устройства 87 управлени представлена на фиг.8, на фиг.9 - алгоритм ее работы . После включени питани машины в информационно-управл ющей магистрали 14 по вл етс сигнал Подготовка 41, перевод щий все устройства системы в исходное состо ние. В местном устройстве 87 управлени сигнал , 41 заводитс на установочные входы регистра 89 команд и регистра 90 состо ний , а также на первый вход схемы ИЛИ 91, выход которой подсоединен к установочному входу Зан то триггера 92. В исходном состо нии указанные регистры и триггер сброшены. Как уже

отмечалось, в системе управление работой устройств ввода-вьгоода осуществл етс с помощью адресуемых регистров , в данном случае регистра 89. Установка в логическую единицу отдель ных битов этого регистра возбуждает ту ил и иную операцию в устройстве. Такими операци ми могут быть: перемока ленты, установка головки в исходное состо ние, возврат каретки и другие , специфические дл каждого устройства операции. Р д битов имеет универсальное значение дл всех устройств системы, например бит разрешени прерывани , бит запуска операции чтени (выводы информации из данного устройства), бит запуска операции записи и дро

.Рассмотрим операцию записи информации в устройство ввода-вывода, котора представл ет собой запись требуемой информации в буферньш регистр 93 и установку бита запуска операции Запись в регистре 89. Доступ к указанным регистрам может быть разрешен при совпадении логических единиц на входах элемента И 94. Пер- вьш вход схемы И 94 соединен с выходом блока 84 сравнени , второй вход с .сигналом синхронизации задатчика 48 в магистрали 14, а третий - с выходом Q триггера 92. Если устройство свободно, адрес на магистрали 14 совпал с адресом устройства (старшие значени разр да адресных шин) и пришел управл ющий сигнал от задатчика , на выходе схемы И 94 по вл етс высокий уровень. Последний поступает на управл ющие входы дешифратора 95 регистра и дешифратора 96 кода операции. Первьй производит декодирование младших значащих разр дов адресных ишн 37 и выбор одного из регистров устройства, а второй - декодирование операции, затребован- ной задатчиком и определ емой шиной 97 управлени в магистрали 14. В рассматриваемом случае выход В дешифратора 95 соответствует регистру 93, а выход В - регистру 89. Анало- гично выход БД дешифратора 96 соответствует операции Запись, а выход В - операции Чтение. При организации записи в регистр 93 на выходах BQ дешифраторов 95 и 96 по вл ютс высокие уровнр и, как следствие, - на выходе элемента И 98. С выхода элемента И 98 высокий уровень поступает на адресный вход АО мультиплек

o

5

0

5

5 0 5 Q

0

сора 99 и на вход элемента 100 задержки . Мультиплексор 99 настраиваетс на прием с магистрали 14 и передает состо ние шин 101 данных на вход буферного регистра 93. Через некоторое врем , отрабатываемое элементом 100 и достаточное дл установки достоверной информации на информационных входах регистра 93, высокий уровень передаетс через элемент ИЛИ 102 и производит запись информации в регистр 93 по динамическому управл ющему входу. Сигналы с выходов регистра

93поступаю на соответствующие первые входы элементов И 103, а также

в периферийный аппарат 104. Аналогично производитс запись в регистр 89 при формировании высокого уровн на выходе элемента И -105.

Сигналы с выходов Q , регистра 89 поступают в периферийный аппарат 106 и возбуждают специфичную дл каж,цого устройства операцию, затребованную задатчиком. Сигнал с выхода элемента

94возбуждает элемент 107 задержки, врем срабатывани которого выбираетс с учетом максимального времени выполнени операции чтени 1ши записи , после истечени которого низкий уровень поступает на шину СХИ 43 магистрали 14 и через элемент НЕ 108 на управл ющий вход триггера 92,. что вызывает переход устройства в состо ние Зан то (установка 92). В ответ на сигнал 40 задатчик сбрасьшает сигнал СХЗ 39, которьй вызывает сброс сигнала СХИ 40. Сбросом сигнала 40 заканчиваетс обмен информацией между задатчиком и ис полнителем по магистрали 14. Установка триггера 92 вызывает блокировку устройства, т.е. запрещаютс повторные обращени к устройству вплоть до тех пор, пока устройство не выполнит операцию, затребованную задатчиком. Результат вьшол- нени операции 109 заноситс периферийным аппаратом в регистр 90 по сигналу 110 и устройство переходит в состо ние Свободно - сброс триггера 92 по сигналу 111.

Возможны следующие результаты вы- прлнени операции - устройство успешно завершило операцию, устройство не может вьшолнить операцию (не подключен носитель информации, на периферийном аппарате нет питани и т.д.) или в процессе выполнени операции была обнаружена ошибка. О результате вьтолнени операции задатчик мо171432580

узнать дво ким образом. Можно произвести операцию чтени состо ни регистра 90 посредством элементов И 112 и 113, после того как устройство перейдет в состо ние Свободно. 5 |Второй способ заключаетс в исполь- |3овании механизма прерывани , Состо- ни бита разрешени прерывани операции 109 и битов завершени опера- ии 114 анализируютс устройством 85 10 управлени прерьюанием. Считьшание «{СОСТОЯНИЯ буферного регистра 90 про- Изводитс посредством элементов 115 103, запись в него информации 109

18

системы, подключейные к данному уровню приоритета.

Этот сигнал, поступа на вход первого устройства 2 или 9, подвергаетс анализу и в случае требовани устройством обслуживани ему даетс право пользоватьс ресурсами системы (рассматриваемьй случай), в противном случае сигнал разрешени пре- рьшани поступает на продолжение центральной магистрали разрешени прерывани (выход элемента 125).

Анализатор 1 запросов в ответ на сигнал ПВБ 46 сбрасьшает сигнал на

ри инициативе периферийного аппара- 15 магистрали 16. Элемент И 127 отслежи25

30

35

ihfa производитс под действием стро- бирующего сигнала Т16. ; Функциональна схема устройства в5 управлени прерьгоанием предстан- |пена на фиг, 10, на фиг. 11 и 12 - вре-20 (менна диаграмма и алгоритм его рабо- |ты соответственно. В исходном состо нии триггеры 117 и 118 сброшены. З ст- ройство 85 управлени запускаетс в работу при совпадении высоких урон- ней на входах схемы И 119, первый вход которой соединен с битом разрешени прерываний 106 местного устрой ства 87 управлени , а второй вход с выходом элемента ИЛИ 120. На входы Элемента ИЛИ 120 приход т сигналы 1114 с вькодов регистра 90 состо ний Кустановка которых говорит о фактег Завершени операции). При совпадении ртих условий- элементом И 121 форми- руетс низкий уровень на магистралей ;15 запросов прерываний. Приход от анализатора 1 высокого уровн по цент- ральной магистрали 16 разрешени пре- рывани приводит к установке тригге- Q pa 117. Высокий уровень с выхода триггера 117 поступает на первьй вход элемента ИЛй-НЕ 122, что вызывает сброс сигна,па на магистрали 15, на первьй вход элемента И-НЕ 123, что вызьшает формирование сигнала ПВБ 46 в магистрали 14, и на первый вход элемента И-НЕ 124, в результате че.го на ее выходе по вл етс низкий уровень . Этот низкий уровень поступает на первый вход элемента И 125 и пс1Д- тверждает низкий уровень на еГо выходе , а через врем , отрабатываемое элементом 126 задержки, высокий угю- вень по вл етс на втором входе эле;- мента 125. Сигнал 16 разрешени пре-, рьшани , источником которого вл етс анализатор 1 запросов, последовательно проходит через все устройства

45

50

55

освобождение магистрали предьзду- щим задатчиком (сброс низкого уровн на шине Зан то 38) и сброс сигнала 16 анализатором 1. При совпадении этих условий на выходе 127 формируетс высокий уровень и триггер 118 переходит в состо ние логической единицы . В результате сигнал ПВБ 44 сбрасьшаетс , ЗАН 38 устанавливаетс и устройство становитс задатчиком . Высокий уровень на пр мом выходе элемента И 128 поступает на первый вход элемента И 129 и на первые входы группы элементов И 130.Вторые входы 130 подсоединены к наборному полю вектора 131 прерьшани , перемычками которого распаиваетс адрес вектора прерывани данного устройства . Вектор прерывани по шинам 101 данных магистрали 14 поступает в анализатор 1 запросов и вл етс идентификатором устройства, - источника прерывани . При наличии сброса сигнала СХИ 40 от предьщущего исполнител устройство управлени 85 пре- рьшанием сопровождает вектор прерывани сигналом 73 прерьшани . Анализатор 1 отвечает сигналом СХИ 40, под действием которого на выходе элемента И 132 формируетс высокий уровень,, на выходе элемента ИЛИ 133 низкий уровень и триггер 11-7 переходит в исходное состо ние. В результате действи сигнала 38 сигналы tOt и 73 сбрасываютс , что вл етс окончанием операции Прерьтанке по каналу св зи. Устройство 85 управлени . находитс в промежуточном состо нии (триггер 118 взведен), при котором сигналы на шинах канала св зи не формируютс и сигналы по центральной магистрали 16 разрешени прерьшани транслируютс через устройство 85 без изменени его состо ни (за счет

18

5

0

5

0 Q 5

0

5

элемента И 134). Перевод устройства 85 в исходное состо ние может быть произведен только после сброса либо одного из сигналов 106, либо 114, т.е. или запрета разрешени прерывани , или после устранени причины прерьгвани .

Устройство 85 управлени прерьша- нием (УУП) функционально можно раз- бить на две части. Перва часть отрабатывает процедуру получени права использовать ресурсы системы (т.е., процедуру становлени устройством задатчиком на магистрали), а втора часть отрабатывает собственно процедуру операции Прерывание. Устройство 85 управлени прерьшанием устройств 9 пр мого доступа в пам ть полностью включают УУП 85 устройств ввода-вывода 2 или 8 плюс дополнительно его первую часть, котора подключаетс не на уровень запроса прерывани (магистрали 15 и 16), а на

уровень пр мого доступа (шины 62 и

66). Запуск этой части схемы производитс при установке в логическую единицу двух дополнительных битов - битй разрешени передачи по пр мому доступу в регистре 89 и бита готовности передачи по пр мому доступу в регистре 90 местного устройства 87 управлени . Пр мой выход 135 элемента 128 в данном случае используетс не дл инициации операции прерьша- ни , а поступает в устройство 88 уп- равлени задающим устройством (УУЗУ) и запускает его в работу.

Функциональна схема УУЗУ 88 представлена на фиг.13, на фиг.14 и 15 временна диаграмма и алгоритм его работы соответственно. Устройства пр мого доступа в пам ть, способные брать на себ управление информационно-управл ющей магистралью (14 или 17), помимо регистров, рассмотренных при описании МУУ 87, должны содержать регистр-счетчик 136 адреса исполни- тел , регистр-счетчик 137 количества слов и регистр 138 кода операции. Устройство, инициирующее работу устройств 9, например процессор, производит предварительную загрузку этих регистров аналогично загрузке регистров 89 и 93 в МУУ 87. Устройства 9 могут инициироватьс дл обмена с блоками 7 пам ти после получени управлени магистралью 17 некоторым массивом слов. Объем массива опреде

5

0

5

0

л етс содержимым регистра-счетчика 137, а его местонахождение - регистром-счетчиком 136. После обмена одной единицы информации с исполнителем содержимое регистра-счетчика 136 увеличиваетс на единицу, а содержимое регистра-счетчика 137 уменьшаетс на единицу, что соответствует уменьшению объема массива, подлежащему передаче и подготовке нового адреса дл передачи следующей единицы информации.

С приходом высокого уровн на mi- He 135 устройство стало задатчиком в системе - триггер 139 переходит в состо ние логической единицы и на его выходе Q по вл етс высокий уровень , которьш поступает на первые входы группы элементов И 140 и 141 и разрешает выдачу на магистраль 17 адреса исполнител 142 и кода опера- ции 143. Вторые входы элементов 140 и 141 подсоединены к соответствующим выходам регистров 136 и 138. Выход Q триггера 139 также подсоединен к входу элементов 144 и 145 задержек и к первым входам элементов И 146 и 147, второй вход последнего подсоединен к выходу Q регистра 138.

Рассмотрим работу УУЗУ 88 при осуществлении операции Запись (передачи информации в исполнитель). Пусть состо ние выхода Q. 1 регистра 138 соответствует операции Запись, а с. Q, О - операции Чтение. Тогда на jвыходе элемента 147 формируетс вы- сокий уровень 148, которьй поступает в МУУ 87 и разрешает вьщачу информации на магистраль 14. Элемент 2И 115 в МУУ 87 должен быть заменен на эле- мент 2И-1И-ИЛИ и на дополнительный вход Ш будет заводитьс указанньй сигнал. После отработки элементом 145 задержки (пор дка 150-200 не), достаточной дл дешифрации адреса в исполнителе и окончани переходных процессов в лини х св зи, высокий уровень по вл етс на первом входе элемента И 149. При наличии сброса сигнала СХИ 40 предыдущим задатчиком УУЗУ 88 формирует на магистраль 14 сигнал СХЗ 39. Элемент 144, отрабатывающий задержку пор дка 20-100 мкс, так называемьй тайм-аут, предотвращает возможную блокировку системы.

Принцип св зи между устройствами системы асинхронный, т.е. на каждый управл ющий сигнал задатчика должен

21

прийти ответный управл юицад сигнал от исполнител (в данном случае сигналы 39 и 40 соответственно). При неисправиости в исполнителе или шинах св зи ответньш сигнал вообще не прдцет. Если в задатчике не будет предусмотрена подобна ситуаци , то система блокируетс и дл возобновлени ее ра:боты потребуетс вмешательство оператора. Подобную блокировку устран ет элемент I44 и триггер 150, Если ответный сигнал 40 не пройдет в УУЗУ 88 до истечени тайм- аута, триггер 150 переходит в состо ние логической единицы, дальнейша работа блокируетс (низкий уровень па третьем входе элемента 146), о чем уведомл етс УУП 85. Еспи бит разрешени прерывани в регистре 90 установлен, устройство, использу механизм прерывани , уведомит процессор о возникшей ошибке и после запрещени последним пр мого доступа (низкий уровень сигнала 135) схема переходит в исходное состо ние. При правильной работе исполнител приход сигнала СХИ 40 вызывает сброс сигнала СХЗ 39, установку триггера 151 и через задержку, отрабатываемую элемент.ом 152, сброс триггера 139, что вызывает сброс всех сигналов на магистрат 14. Сброс триггера 139вы зьшает установку триггера 153., вихбц Q которого заходит на вход пр мого счета счетчика 136, на вход обратно

го счета счетчика 137 и з качестве сигнала 154 заходит в периферийньш аппарат дл сигнализации последнем о вьшолненной операции. Через врем отрабатьшаемое элементом 155, триг- гер 153 сбрасьшаетс и схема готова к передаче следующего элемента инфомации . Если переданный, элемент был последним на выходе антипереполнени Р (т.е., обнулени ), формируетс ло гическа единица, котора также приводит в действие механизм прерьшани

Работа схемы при выполнении за- датчиком операции чтени аналогична Однако вместо сигнала 148 вьщача да ных формируетс сигнал Прием данны 156,-которьй поступает в МУУ 87 на дополнительньй вход элемента 98 (см приведенную замену .элемента 115FCx

ме 87) и приводит к записи информации вход элемента 161 противоположного

в регистр 93.

Двунаправленный коммутатор 6 работает следующим образом (фиг. 16), Функциональное назначение коммутатора

направлени . В зависимости от вида сигнала, передаваемого по информаци онно-управл ющей магистрали, элемен 162 задерживает передачу либо низко

80

22

6 простое обеспечить передачу сигналов с одного канала св зи в другой с предварительным усилением. Кроме того, два р да управл ющих сигналов необходимо устранить нарушение временных соотношений, которые возникают при распространении сигналов по реальным цгинам канала св зи.

Трансл ци через коммутатор 6 однонаправленных сигналов запросов прерывани осуществл етс элементами НЕ 157 и 158, а сигналов разрешени передачи - элементами НЕ 159 и 160. Элементы 157 и 158 вл ютс приемниками , а элементы 159 и 160 - передатчиками канала св зи и особой функциональной нагрузки не несут. Состо ние вьЕХодов приемников 157 анализируетс анализатором 5 запросов - шины 22 (фиг,1).

Трансл ид двунаправленных сигналов по информационно-управл ющим магистрал м 14 и 17. требует использо5

5

G

О 45

сп

приемни.ка канала св зи в виде элемента И 161, двух элементов 162 и 163 задержки и передатчика канала св зи в виде элемента НЕ 164 дл каждого направлени .

Рассмотрим передачу информации из центральной информационно-управл щей магистрали 14 в периферийную 17,- (фиг.1 и 16) с шин магистрали 14 на шины 27. В исходном состо нии на шинах магистрали 14 и шинах 27 поддерживаютс высокие уровни, которые поступают на первые входы элементов 161, на вторых и третьих входах которь1х поддерживаютс низкие уровни. Элементы 164 выполнены в виде элементов с открытым коллекторным выходом и в ис- гходном состо нии отключены от шин

|14 и 27. При по влении низкого уровн в шинах магистрали 14 на выходе элемента 161 формируетс высокий уровень , который поступает на второй вход элемента 161 противоположного направлени , что подтверждает низкий уровень на его выходе, и на входы элементов 162 и 163. Элемент 163 задерживает прохождение сигнала с его выхода на вход только низкого уровн , и в данном случае высокий потенциал на его выходе формируетс без задержки и поступает на третий

вход элемента 161 противоположного

направлени . В зависимости от вида сигнала, передаваемого по информационно-управл ющей магистрали, элемент 162 задерживает передачу либо низко

го уровн , либо высокого. Например, трансл ци сигналов СХЗ и СХИ требует задержки высокого уровн , а трансл ци адреса, данных и линий управлени - низкого. Пройд через эле мент 162, высокий уровень поступает на вмод элемента 164, на выходе которого формируетс низкий уровень. Так происходит передача низкого уровн с шин магистрали 14 на шины 27.

При передаче шин магистрали 14 в состо ние высокого потенциала на втором входе элемента 161 противоположного направлени без задержки формируетс низкий уровень, на шинах 27 высокий уровень по вл етс с задержкой , отрабатываемой элементом 162 и вносимой элементом 164. На выходе элемента 163 низкий уровень должен по витьс только после гарантированного по влени высокого уровн на шинах 27. Из этих условий выбираетс величина задержки, отрабатываема элементом 163. При отсутствии эле- ментов 163 и св зи выхода элемента 161 одного направлени с входом элемента 161 другого направлени комму- татбр 6 перейдет в режим блокировки при передаче низкого уровн . В этом случае элементы 164 обоих направле- НИИ будут поддерживать низкие уровни и нормальна работа системы будет нарушена . При наличии обратной св зи между приемниками 161 двух направлений , но при отсутствии элементов 163 возникает генераци в коммутаторе 6 и, следовательно, в шинах 14 и 27 при сн тии низкого уровн в шинах магистрали 14. Таким образом, схема коммутатора (фиг. 16) содержит мини- мальное количество функциональных элементов и функциональных св зей между ними, необходимых дл его правильной работы.

Блоки 4 и 10 элементов запрета центрального и периферийных каналов, представл ют собой совокупность отдельных элементов запрета, вл гацих- с стандартными функциональными элементами . Количество элементов запре- та в каждом блоке 4 и 10 равно числу шин в информационно-управл ннцих магистрал х 14 или 17. Информационные ; входы элементов запрета подсоединены к шинам информационно-управл ющих ма

гистралей, выходы - к узлам трансл ции отдельных сигналов в коммутаторе 6 и к входам блока 13, а управл ющие входы подсоединены к шинам 23 и

10

15

20

35 40

45 0

5

24. соответственно. При наличии низкого уровн на этих входах через блоки 4 и 10 запрещена передача сигналов , а следовательно, и логическа св зь между информационно-управл ющими магистрал ми 14 и 17.

Анализатор 5 запросов (фиг. 17) работает следукщим образом. Б исходном состо нии отсутствуют сигналы на входах блока 165 приемников - удерживаютс низкие уровни. Соответственно нет сигналов и на первых входах элементов ЗИ коммутатора 166 и,вследствие этого, отсутствуют сигналы на выходах первого 167 и второго 168 блоков передатчиков. Состо ние информационных вхбдов D регистра 169 запросов прерывани безразлично.

Предположим, что одно-из устройств 8 требует ресурсы системы, формиру сигнал на периферийной магистрали 18 запросов прерывани . Этот сигнал достигает коммутатора 6 и транслируетс последним на центральную магистраль 15 запросов прерьшани (фиг. 1). Одновременно сигналы с выходов приемников 157 в кoм yтaтope 6 поступают на информационные входы регистра 169 запросов передачи. Сигнал Запрос прерьшани , распростран сь в магистрали 15, достигает анализатора 1 запросов. Анализатор 1 производит арбитраж (вьщеление запроса, имеющего высший приоритет) и, если позвол ют услови , формирует сигнал на соответствующей шине центральной магистрали 16 разрешени прерьшани , которьй достигает входа периферийного анализатора -- вход блока 165 приемников . Пройд через блок 165 приемников , сигнал поступает на вход мно- говходового элемента ИЛИ 170 и на соответствующую пару св занных элементов ЗИ блока коммутатора 166, который представл ет собой совокупность элементарных коммутаторов (по количеству уровней приоритета в системе), каждьй из которых вьтолнен в виде двух элементов ЗИ.

Назначение элементарных коммутаторов - произвести коммутацию сигнала с --выхода соответствующего приемника в периферийньш канал или центральньй канал 16. В каждый момент времени анализатор 1 запросов формирует сигнал разрешени прерывани только в одной из шин магистрали 16, поэтому в блоке 166 будет подготовлен к ра (5оте только один из элементарных коммутаторов . Высокий уровень с выхода элемента Ш1И 170 поступает на вхоц Элемента 171 задержки и производит апись информации в регистр 1С9, Через некоторое врем , отрабатываемое элементом 171, на общем входе элемен ( арных коммутаторов блока 166 по в- л 1Явтс высокий уровень, разрешающий фнализ выходов Q и Q того триггера, оторьй св зан с входами ранее подготовленного элементарного коммута- фора. Если этот триггер установлен состо ние логической единицы, то игнал Разрешение прерьшани про- юдит через второй блок передатчиков 68 и затем транслируетс через ком- .ryтaтopы 6 и 11 на периферийную ма- Истраль 20 разрешени прерьшани . I Таким образом, анализатор 5 за- ijipocoB запретил дальнейшее распро- (транение сигнала в центральной ма- истрали 16 разрешени прерывани и произвел его трансл 1цно в периферий- йую магистраль 20 . разрешени преры ани .

I Допустим, что источникам сигнала тЗапрос прерывани , поступившего в Диализатор t запросов, вл етс од- , из устройств ввода-вьшода, под- атченных после анализатора 5 в центральном канале. В этом случае к мо-; liieHTy записи в регистр 169 запросов йередачи на его соответствующем информационном входе сохранитс уро- ень логического нул (отсутствие Сигнала Запрос передачи). Поэтому :оответствунщий триггер установитс в состо ние логического нул и в случае сигнал Разрешение пре- рьшани пройдет иа соответствующую йину выходной магистрали первого блока 167 передатчиков. В результате анализатор 5 осуществил трансл цию сигнала разрешени прерьшани к еле- дующему устройству ввода-вывода в Последовательной цепи. Число линий в соответствук цих шинах анализатора. 5, разр дность регистра 169 1запросов Прерывани , число приемников, пере- датч1иков и элементарных коммутаторов в блоках 165, 167 или t68 и 166 соответственно равно числу уровней приоритетов в системе.

На фиг. 3 приведена функхщональна схема коммутатора 11 сигналов разрешений прерьюани , который в функцко- иальном плане идентичен анализатор У 5 запросов прерываний периферийные:

0

5

0

5

0 5 0 5 0

каналов. Действительно, назначение анализатора 5 состоит в трансл ции входного сигнала с центральной магистрали 16 либо на пр одолжение этой же магистрали, либо в периферийную магистраль 20 в соответствии с состо нием магистрали 18 запросов прерываний периферийных каналов. Назначение коммутатора 11 состоит в трансл ции входного сигнала с магистрали 20 разрешений.прерывани периферийных каналов в один из периферийных каналов 20,- в соответствии с состо нием шин магистрали 18(.

Коммутатор -11 работает следующим образом. В исходном состо нии коммутатором 6 поддерживаютс низкие уровни в шинах 20, что определ ет низкие, уровни сигналов в шинах магистрали 20,- и на выходе элементов И 55 - отсутствие блокировки блока 3. Состо ние регистров 49 безразлично. С приходом высокого уровн по одной из шин 20 анализатором 5, а следовательно , и коммутатором 6 гарантируетс по вление высокого уровн только на одной шине 20 - на выходе элемента 50 также по вл етс высокий уровень. Последний вызьшает фиксацию состо ний шин магистралей 18,- в группе регистров 49 и запускает элемент 53 задержки, врем отработки которого больше или равно формированию достоверной информации на выходе блока 55 выбора приоритетного запроса. Состо ние шин 20 определ ет настройку мультиплексора 51 на анализ тех выходов регистров 49, которые соответствуют уровню поступившего с шины 20 разрешени прерьшани , и определ ет выбор блока элементов И в группе 52, соответствующего данному приоритетному уровню. Состо ние регистров 49 через мультиплексор 51 передаетс на вход блока 55. В результате на одном из выходов 44 блока формируетс низкий уровень, соответствующий наиболее приоритетному запросу в шинах магистрали 18 к моменту прихода высокого уровн в шинах 20. Низкий уровень на одном из выходов блоке 55 об зательно будет иметь место, поскольку приход высокого уровн в шинах 20 есть результат наличи соот- ветствунщего запроса хот бы в одном из периферийных каналов 18-. При отработке элемента 53 на соответствующем выходе группы элементов И t ин

вареными входами 56 по вл етс высокий уровень.57, который по шинам 28 взаимоблокировки поступает в блок 3. Одновременно -запускаетс элемент 54 задержки на врем окончани переходных процессов в блоке 3. После истечени этого времени разрешаетс анализ только одному подготовленному элементу И в группе 52. Когда посту- пает сигнал 21- разрешени (высокий уровень), высокий уровень формируетс на выходе этого элемента. При сн тии высокого, уровн в шинах 20 коммутатор 11 возвращаетс в исходное состо ние.

Рассмотрим работу блока 3 реконфигурации системы, функциональна схема которого приведена на фиг.2, а временна диaгpa шa и алгоритм работы соответственно на фиг. 18 и ,19. Целесообразно рассмотреть его работу одновременно с работой арбитра 36 реконфигураций, функциональна схема которого приведена на фиг. 20. Исходное состо ние схемы с точки зрени выходных сигналов обеспечиваетс соо7 ветству ощим состо нием входных шин (см. описание системы по фиг.1) и фактом прихода сигнала ПОДГ 41. .. Назначение блока 3 состоит в своевременном восстановлении и запрете логических св зей (трансл ци сигналов ) между центральным и периферийными каналами и проведение арбит- ража по запросам пр мого доступа. В исходном состо нии трансл ци сигналов между каналами запрещена. Блок реконфигурации, анализиру сигналы в шинах магистралей 14 и 17 , должен определить ситуацию необходимости обмена между каналами, отработать процедуру восстановлени св зи между ними и после окончани обмена - процедуру запрещени св зи.

Блок 29 сравнени предназначен дл определени факта обращени одного из устройств центрального канала в зону адреса одного из периферийных каналов. Блок 29 сравнени выполнен на основе п-разр дного посто нного запоминающего устро.йства, адресные входы которого соединены с адресными шинами 37 информационно- управл ющей магистрали 14. Система имеет сквозную адресацию всех регистров устройств и чеек оперативной пам ти. Блок имеет 2 (п равно числу адресных шин в системе) чеек.

, ю j

0 5 0 Q 5

0

5

кажда из которых имеет п разр дов, определ емое числом периферийных каналов , используемых в системе. Каж- дьй разр д всех 2 чеек пам ти служит дл хранени информации о составе устройств периферийного канала. Логическа единица в разр д заноситс аппаратно (путем прожигани плавких перемычек только в те чейки, которым соответствуют устройства в периферийном канале).

Рассмотрим процесс обращени одного из устройств центрального канала к одному из устройств периферийного канала, например первого. Этому процессу предшествует процесс выбора (арбитража) задатчика из р да устройств, которым требуетс канал св зи и который завершаетс установкой низкого уровн сигнала Зан то 38 устройством-победителем. В результате на выходе элемента 32 по вл етс высокий уровень и регистру 30 разрешаетс прием информации. Задат- чик устанавливает в шинах магистрали 14 адрес 37 исполнител . По данному адресу в блоке 29 была занесена логическа единица, поэтому на ее выходе по вл етс высокий уровень, которьш поступает на вход DO регистра 30.. Через некоторое врем задатчик сопровождает адрес устройства низким уровнем управл ющего сигнала 39 - синхронизации задатчика СХЗ. На выходе первого элемента НЕ 31 по вл етс высо- кий уровень, которьй запускает элемент 33 задержки. Через врем , отра- батьшаемое элементом 33 и достаточное дл подготовки достоверной информации , на входе регистра 30 производит- .с запись в него - высокий уровень на его динамическом входе С. В рассматриваемом случае логическа единица будет записана в первьй разр д - высокий уровень Q1.

Выход Q1 регистра 30 соединен с выходом 47 выборки арбитра 36., реконфигурации . Если задатчик в периферийной магистрали 17, освобод11п ее, сбросив сигнал Зан то 42, исполнитель освободил ее информационную часть - сбросил сигнал СХИ 43, не подготовлен новьй задатчик - высокий уровень сигнала ПВБ 44 и npQi.iino некоторое врем , отрабатываемое элементом 172 задержки отсутстви сигнала ПВБ 44, то па выходе первого элемента И 173 формируетс низкий

Зфовень,, Этот низкий уровень поступает на первьй вход второго элем(2н- та И 174, что запрещает выбор следующего задатчика на магистрали 17, и через первый элемент ИЛИ 175 - на выход элемента 176 задержки. После отработки элементом 176 времени, необходимого дл завершени возможных переходных процессов,на первом входе элемента И 177 по вл етс высокий уровень, которьй разрешает анализ его второго входа. Если выбор задатчика на м агистрали удалось запретить , то на втором входе элемента 177 удерживаетс .высокий уровень.,что вызывает перевод триггера 178 в (;ос- то ние логической единицы. В резуль- : тате в соответствующей шине 24 разрешений периферийных каналов по вл етс высокий уровень, который,прой- ,ц через элемент ЖШ 34, по вл етс и в шине. 23 запрета. Высокие уровни i;inn 23 и 24 разрешают трансл ций) сигналов блоки 4 и 10, и ло- ; гическа св зь между центральной 14 : н периферийной 17 магистрал ми востаиавливаетс . После сброса задс1т- ; чика сигнала СХЗ 39 логическа св зь между магистрал ми разрьшаетс под действием низкого уровн на выход:;е элемента РИШ 179 и после сброса сигнала 3AIi 38 схема возвращаетс и исходное состо ние.

Восстановление логической св з-и ме сду рассматриваемыми магистрал :ми возможно при вьшолнении операции I Прерьшание одним из устройств пе ;риферийной магистрали 17, Приход низкого уровн сигнала ПРЕР 45 вь.- зывает сн тие низкого уровн на входе R триггера 178 и установку высокого уровн на выходе элемента НЕ 180. Элемент И 181 отслеживает освобождение магис1Т5али 14 задатчиком сброс сигнала ЗАН 38, исполнителем - сброс сигнала СХИ 40. При освобождении магистрали 14 на выходе элемента 181 формируетс низкий уровень, который вызывает установку триггера 178 и восстановление логической св зи между магистрал ми 14 и 17, (по анал:о- гии с процедурой, описанной выше). После сброса задатчиком сигнала 45 схема возвращаетс в исходное состо ние .

Рассмотрена только одна из функций арбитра 36,.реконфигурации - установление и.запрет логической св зи

5

0

5

0

5

0

5

0

5

между магистрал ми 14 и 17 , Его дру- .га функци заключаетс в инициации арбитра са среди устройств пр мого доступа магистрали 17 , т.е. вьтол- нение части функций анализатора запросов центрального канала. Предположим , чтр устройство 9, запрашивает доступ к магистрали 17 - низкий уровень шин 19-,,.под действием которых элемент НЕ 182 формирует высокий уровень на первом входе элемента И 174. При отсутствии обращени со стороны центрального канала - высокий уровень на выходе элемента 173, отсутствие сигналов разрешени прерыва- н и дл рассматриваемого периферийного канала - низкий уровень шины 57 в шинах 28 взаимоблокировки, при.наличии высокого уровн на выходе 172 элементом 174 формируетс высокий уро вень на входе С триггера 183. На входе D триггера 183 посто нно поддерживаетс высокий уровень, поэтому он переходит в состо ние логической единицы, что и определ ет вьвдачу сигнала разрешени в шину 21 . Низкий уровень выхода Q блокирует возможные обращени со стороны магистрали 14, а высокий уровень Q 21, поступает в шины 28, что запрещает возможную трансл цию сигнала разрешени прерывани коммутатором 11 в шину 20.

Устройство 9 на высокий уровень в шине 21 т отвечает низким уровнем сигнала ПВБ 44 в магистрали 17. В результате элементом ИЛИ 185 формируетс низкий уровень на входе Rтриггера 183 и схема переходит в исходное состо ние . Триггер 184, анали ру выход Q триггера 183, определ ет необходимость передачи сигнала 44. из магистрали. 17, в магистраль 14. Если текущий задатчик в магистрали 17, выполн ет передачу на уровне пр мого доступа (состо ние логической единицы триггера 183), то триггер 184 не измен ет своего состо ни . Если же имеет место операци Прерывание, то триггер 184 взводитс (высокий уровень на выходе элемента 186 задержки ) и через элемент 35 передает высокий уровень выхода вьщачи ПВБ 48 в магистраль 14. Сброс сигнала 44, переводит схемы в исходное состо ние .

Кроме того, еще одну особенность имеет арбитр 36 реконфигурации.

Низкий уровень сигнала ПОДГ 41 в магистрали 14 должен быть передан во все периферийные каналы 17.. Это требование вьшолн етс подключением входа S триггера 178 к-шине 41, что обеспечивает по вление высокого уровн -на выходах Q триггера 178 всех арбитров реконфигурации на врем действи сигнала 41. Сн тие сигнала 41 в магистрали 14 сопровождаетс сбросом триггеров 178 в арбитрах 36 и запрещением обмена между магистрал ми 1 4 и 1 7 ,.,

На фиг.21 представлена функциональна схема устройства управлени многопортового блока ОЗУ, npHHuiin работы которого во многом идентичен . принципу работы любого устройства 2

или 8 с добавлением функций арбитража между несколькими портами и соответствующей коммутирующей аппаратуры. Состо ние старших разр дов адресных шин периферийных магистралей ,- и центральной магистрали 14 анализируетс соответственно блоками 187- и 187. сравнени . Эти блоки сравнени аналогичны блокам 29 в- блоке .3 реконфигурации. Выходы этих блоков соединены с соответствующими первыми входами элементов И 188 -188;., вторые входы которых соединены с шинами СХЗ периферийных 39 и централь- , ного 39 каналов соответственно. Высокий уровень на выходе одного из элементов 188 имеет место при обращении к данному блоку ОЗУ 7j одного из устройств соответствующего канала. Выходы элементов 188 соединены с вхоами D регистра 189 обращений и с вхоами элемента ИЛИ 190. С приходом одного или нескольких входных высоких уровней на выходе элемента 190 по в етс высокий уровень, что вызьшает иксацию состо ни выходов элемента 188.1 в регистр 189 и запуск элеента 191 задержки. Приоритетный блок 192 осуществл ет вйбрр наиболее приоритетного запроса (аналогично блоку 60 в анализаторе 1) и производит настройку мультиплексоров адреса 193, управлени 194, входных данных 195 демультиплексоров сигнала СХИ 196 выходных данных 197 на канал, выгравший арбитраж. Мультиплексор 193

адреса производит передачу младших : разр дов адреса выигравшего канала в местное устройство 87 управлени (в соответствии с фиг.8) и запоминаю0

5

0

5

0

5

0

5

0

5

щую среду 198 по шинам 37. Мультиплексор 194 передает состо ние шин управлени , определ юцих тип затребованной операции по шинам 97 в МУУ 87 и на вход усеченного дешифратора 199 операции, назначение которого состоит в определении направлени передачи - чтение или запись - и разрешении работы либо мультиплексора 195, либо демультиплексора 197 (вход управлени ). В исходном состо нии разрешена работа мультиплексора 195, что уменьшает врем переходных процессов. После вьщержки времени элементом 191 высокий уровень поступает в демультиплексор 197 и МУУ 87, что инициирует в последнем выполнение затребованной операции. Устройство 87 осуществл ет обмен информацией с запоминающей средой 198 аналогично обмену устройства 87 с пери- . ферийным аппаратом. При завершении операции устройство 87 вырабатывает сигнал СХИ 40, которьй передаетс де- мультиплексором 196 в магистраль 17 . При выполнении операции чтени этот сигнал сопровождает данные 101 от МУУ 87, которые элементом 197 передаютс в магистраль 17 - сигнал 101 . За- датчик на получение сигнала СХИ отвечает сн тием сигнала СХЗ, и схема возвращаетс в исходное состо ние. Предлагаема система управлени по сравнению с известной характери зуетс более высоким быстродействием, Кроме того, в предлагаемой системе снимаютс логические ограничени на компоновку системы при организации одновременной работы каналов, увеличиваетс надежность подсистем прерывани и пр мого доступа в св зи с их децентрализацией и заменой характера распространени однонаправленных сиг 1алов разрешений прерывани и пр мого доступа между периферийными каналами с последовательного на па- раплельный, а также увеличиваетс уровень отказоустойчивости за счет локализации неисправности только в пределах отказавшего канала.

Claims

1. Многоканальна система управлени распределением ресурсов в вычислительном комплексе, содержаща в центральном канале анализатор запросов , группу блоков ввода-вывода.

33

блок элементов запрета, анализатор запросов периферийных каналов и дву- иаправленньй коммутатор, а в каждом периферш1ном канале - группу блоков ввода-вьюода, блок пр мого доступа к пам ти и соответствующий блок элементов запрета группы блоков элемен- го в запрета, в центральном канале входы-вьэсоды группы входов-выходов I анализатора запросовj входы-выходы I группы входов-выходов ка одого блока I ввода-вывода группы и входы-выхо;,ы первой группы входов-выходов блока элементов запрета объединены и псд клгочены к соответствующим шинам дент ральной информационно-управл ющей ма |гистрали, выходы первой группы вь:хо- дов двунаправленного коммутатора, выходы первой группь выходов ка:ждого 1 блока ввода-вьшода группы объединены I и через соответствую 1ие ШП1Ы цент- Гральной магистрали запросов прерыва- пи подключены к входам группы вхо- дов анализатора запросов, вькоды :1 ру.гшы выходов которого подключены к ;входам группы входов первого блока I ввода-вывода группы, выходы второй I группы выходов кансдого-предыдущего : блока ввода-вывода подключены к вхо- |дам группы входов каждого последую- ;щего блока ввода-вывода группы, вы- ходь второй группы выходов последнего блока ввода-вывода группы через соответствующие шины центральной ма- :гистрали разрешений прерываний под- включены к входам анализатора запро- |сов периферийных каналов, входы-:зы- |ходы которого и входы-выходы первой I группы входов-выходов двунаправлен- :ного коммутатора объединены соответ- :ственно„ входы-выходы вторых групл входов-выходов блока элементов запрета и двунаправленного коммутатора ; объединены соответственно,, в каждом периферийном канале входы группы входов блока пр мого доступа к пам ти вл ютс входами, соответствующ; х: тин соответствующей периферийной магистрали разрешени прерьшани , входы-выходы групп входов-выходов блока пр мого доступа к пам ти, каждого блока ввода-вывода группы и соответствующего блока элементов запрета группы объединены через соответст- . вующие пины соответствующей периферийной информадионно-управл к цей гистрали, выходы первых групп выходов блока пр мого доступа к пам ти и каждого блока ввода-вьшода группы

10

ts

20

25

43258034

объединены через соответствующие шины соответствующей периферийной магистрали запросов прерьгеани , выходы второй группы выходов блока пр мого доступа к пам ти подключены к входам группы входов первого блока ввода-вьшода группы, выходы второй группы выходов каждого предьщущего блока ввода-вьшода группы подключены к входам группы входов каждого последующего блока ввода-вывода группы , отличающа с тем, что, с целью повьшени производительности системы, в нее введены в дент- ральньй канал группа многопортовых блоков пам ти и блок реконфигурации, первьй и второй блоки элементов ИЛИ, коммутатор сигналов разрешений прерывани , входы-вькоды первой группы входов-выходов блока реконфигурации подключены к соответствующим иинам центральной информационно-управл ющей магистрали, входы-выходы второй группы входов-выходов блока реконфигурации подключены к входам-выходам группы входов-выходов коммутатора сигналов разрешени прерьшани , входы всех групп входов, кроме последней , блока реконфигураи;ии подключены к соответствующим шинам соответствующих периферийных информационно-управл ющих магистралей,каж- дьй выход первой группы выходов блока реконфигурацш подключен к первым входам элементов запрета соответствующих блоков элементов запрета группы блоков элементов .запрета периферийных каналов, каждьй выход второй группы выходов блока реконфигурации подключен к вход соответствующего блока пр мого доступа к пам ти через соответствующую шину разрешени пр мого доступа к пам ти, выход каждого блока пр мого доступа к пам ти подключен к соответствующему входу последней группы входов блока реконфигурации через соответствующую шину запросов пр мого доступа к пам ти , выход блока реконфигурации подключен к входу блока элементов запрета центрального канала, входы-выходы первых групп каждого многопортового . блока пам ти группы объединены и подключены к соответствуюпщм шинам центральной информационно-управл ющей магистрали, входы-выходы остальных групп каждого многопортового блока пам ти группы подключены к соответствующим шинам соответствующих пери30

35

40

45

50

55

35

ферийных информационно-управл ющих магистралей, выходы второй группы выходов двунаправленного коммутатора подключены к входам первой группы входов коммутатора сигналов разрешений прерьшаний, входы каждой группы входов первого блока элементов ИЛИ и входы остальных групп коммутатора сигналов разрешений прерьшаний объединены соответственно и подключены к соответствующим шинам соответствующих периферийных магистралей запросо прерываний, выходы первого блока элементов ИЛИ подключены к входам группы входов двунаправленного коммутато ра, выходы каждой группы выходов коммутатора сигналов разрешений прерываний подключены к соответствующим шинам соответствующих периферийных магистралей разрешений прерываний, выходы группы выходов каждого блока элементов запрета группы подключены к входам соответствующих групп входов второго блока элементов ИЛИ, выходы которого подключены к входа:- - выходам третьей группы.входов-выходов двунаправленного коммутатора, каждый вход-выход которой подключен к вторым входам элементов запрета соответствующего блока элементов за пр ета группы блоков элементов запрет периферийных каналов.

2. Система управлени по п. 1, отличающа с тем, что, блок реконфигурации содержит блок сравнени , регистр, первый и второй элементы НЕ, элемент задержки, пер- вьй и второй элементы ИЛИ и арбитры реконфигурации, входы блока сравнени , входы первого и второго элементов НЕ, первые, вторые, третьи и четвертые входы арбитров реконфигурации вл ютс соответствующими входами первой группы входов-выходов блока реконфигурации, выходы блока срав- нени подключены к входам группы входов регистра, каждый выход которого подключен к входу выборки каждого арбитра реконфигурации, выход первого элемента НЕ через элемент задержки подключен к первому входу регистра, выход второго элемента НЕ подключен к второму входу регистра, выхода запрета арбитров реконфигурации подключены к входам первого элемента ИЛИ и вл ютс соответствующими выходами первой группы выходов блока реконфигурации , выходы выборки арбитров реконфигурации подключены к входам

10

15

20

25

в 30

45 143258036

второго элемента ИЛИ, выход которого вл етс соответствую1цим выходом первой группы входов-выходов блока реконфигурации , выходы разрешений пр мого доступа к пам ти арбитров реконфигурации вл ютс соответствующими выходами второй группы выходов и второй группы входов-выходов блока реконфигурации , входы запрета разрешени пребывани арбитра реконфигурации вл ютс соответствующими входами второй группы входов-выходов блока реконфигурации, п тый, шестой, седьмой и восьмой входы каждого арбитра реконфигурации вл ютс соответствующими входами каждой группы входов, кроме последней, блока реконфигурации, входы запроса пр мого доступа к пам ти арбитров реконфигурации вл ютс соответствующими входами последней . группы входов блока реконфигурации, выход первого элемента ИЛИ вл етс выходом блока реконфигурации.

3. Система управлени по п. 1, отличающа с тем, что коммутатор сигналов разрешени прерывани содержит группу регистров, элемент ИЛИ, мультиплексор, группы элементов И, первый и второй элементы задержки, блок выбора приоритетного запроса и группу элементов И с инверсными входами, каждый соответствующий вход элемента ИЛИ, группы ад- . ре.сных входов мультиплексора и первые входы элементов И каждой соответствующей группы элементов И объединены и вл ютс соответствующими входами первой группы входов коммутатора , входы группы входов каждого регистра группы регистров вл ютс соответствующими входами остальных групп, начина со второй, коммутатора , соответствуюшдй выход группы выходов каждого регистра группы регистров подключен к каждому информационному входу соответствующей группы информационных входов мультиплексора соответственно, выходы которого подключены к входам блока выбора приоритетного запроса соответственно, выходы которого подключены к первым входам элементов И с инверсными входами группы соответственно, выход ; элемента ИЛИ подключен к объединенным входам каждого регистра группы регистров и через первьй элемент задержки к объединенным вторым входам элементов И с инверсными входами группы и к инверсному входу второго

35

40

50

55

элемента задержки, выход которого подключен к объединенным вторым BI:O- дам элементов И всех групп элементов И, третьи входь каждого элеменходов коммутатора, соответствующий выход элемента И с инверсными входами группы и четвертые входы соответ . .., .j-.,. „., iv,..,, ствующих элементов И каждой группы tra И соответствующей группы элемен- элементов И объединены и вл ютс со- гов И-объединены и вл ютс соответ- ответствующими выходами группы-входов- г твующими входами группы входов-вы- выходов коммутатора.

18

Jff 15 62 66

Miff

9иг.1

aemamff IktH- мил на мчеах tot

Успа вИ а СО9- мию tfff

0UtiS

№бл.

№Sw.

Риг:10

ffeof сигн сма I IS)

SernaHoSKd си ём- ycm-JSo- датчик, cffpoe eta- нала

От J- 97 Ъ

Я7

т

ш

.f

ni

т

W

fpopMupeittHta сигнала (tSS)

g та

UpepuSaHue

Ус/панао а вектора , прурл/вани на выхо (J3O}

сигнала т)

г.иг ал или (fffS;

SpsuieH

Лист

ш

аг.}2

J7

y

ч ь--

KQ

т

3

Ci

/

S:

.

У/

.flv

vf

Z

т

fW

1ni

/

Oml57

169

т

/т

IS

n

1432580