SU1269142A1 - Многоканальна система управлени распределением ресурсов в вычислительном комплексе - Google Patents

Abstract

Изобретение относитс  к области вычислительной техники и может быть использовано в вычислительных системах с большим числом устройств ввода-вывода . Целы изобретени   вл етс  повьЕпение коэффициента использовани  оборудовани  и надежности системы. Система состоит из центрального канала , включающего блок пам ти, анализатор запросов, группу блоков ввода-вывода и периферийных каналов, содержащих анализатор запросов, двунаправленный коммутатор, группу блоков ввода-вьшода,устройство пр мого доступа, блок пам ти, Блок реконфигурации , блок элементов запроса. Система позвол ет распределить ресурсы между.отдельными каналами дл  их одновременной работы, что обеспечивает посто нную загрузку процесi сора. Кроме того, система позвол ет отключать каналы, в которых произо (Л шел отказ, обеспечива  освобождение центрального канала и продолжение работы процессора. 1 з.п. ф-лы, 18 ил. ю О5 СО 1 tc

Description

Изобретение относитс  к вычислительной технике, в частности к сложным цифровым системам обработки данных с множеством быстродействующих устройств ввода-вывода, Цель изобретени  - повышение коэф фициента использовани  оборудовани  и надежности системы за счет отключени  отказавшего канала от других работоспособных каналов, а также повышение производительности вычисли . тельного комплекса (ВК) за счет орга низации параллельной работы многих каналов системы и повышение реактив ности системы прерываний ВК, что спо собствует уменьшению веро тности сбоев в устройствах, критичных к времени доступа к ресурсам. На фиг.1 приведена схема предла-f, гаемой системы; на фиг.2 - функциональна  схема блока реконфигурации каждого периферийного канала) .на фиг.3-5 - функциональна  схема, временна  диаграмма и блок-схема алгоритма работы анализатора запросо центрального канала; на фиг.6 - совмещенные блок-схемы блока пам ти, устройства ввода-вывода и устройства пр мого доступа; на фиг.7 и 8 функциональна  схема и блок-схема алгоритма работы местного устройства управлени ; на фиг.9-11 - функциональна , схема, временна  диаграмма и алгоритм работы устройства управлени  прерыванием; на фиг.12-14 функциональна  схема, временна  диаграмма и алгоритм работы устройства управлени  .задающим устройством; на; фиг.15 - функциональна  схема двунаправленного коммутатора; на фиг.16 функциональна  схема периферийного анализатора запросов; на фиг. 17 и 18 - временна  диаграмма и блок-схема алгоритма работы блока реконфигурации . . Предлагаема  система управлени  осуществл ет распределение ресурсов в вычислительном комплексе, рассре . доточенных по многим каналам - одном центральном и р де периферийных. К центральномуканалу подключены ан лизатор 1 запросов, блок 2 пам ти, группа блоков 3 ввода-вывода, а каж дый периферийньш канал содерзкит блок- 4 пам ти, группу блоков 5 ввод вывода, периферийньй анализатор 6 запросов, первый 7 и второй 8 блоки элементов запрета, двунаправленньй коммутатор 9, блок 10 реконфигурации и устройство 11 пр мого доступа. Обмен информацией между всеми устройствами и блоками, подсоединенными к центральному каналу, осуществл етс  по центральной информационно-управл ющей шине 12, центральной шине 13 запросов прерывани , центральной шине 14 запросов пр мого доступа, центральной шине 15 разрешени  прерывани  и по центральной шине 16 разрешени  пр мого доступа. Периферийный анализатор 6 запросов соединен с соответствующим двунаправленным коммутатором 9 двунаправленной шиной 17 запросов-разрешений , а блок 10 реконфигурации - с первым и вторым блоками 7 и 8 элементов запрета шиной 18 запрета, которые, в свою первой 19 и второй 20 информационно-управл ющими шинами соединены с двунаправленным коммутатором 9 соответственно, В пределах каждого периферийного канала св зь между его элементами осуществл етс  посредством периферийных шины 21 разрешени  прерывани , шины 22 запросов прерывани , информационно-управл ющей шины 23j шины 24 разрешени  пр мого доступа и шины 25 запросов пр мого доступа . Блок 10реконфигурации (фиг.2) каждого периферийного канала содержит первую 26 и вторую 27 схемы сравнени , первый 28, второй 29 третий 30, четвертый 31 и п тый 32 триггеры, первый 33, второй 34 и третий 35 переключатели , первый 36 и второй 37 элементы 2И-ШШ, первый 38 второй 39, третий 40, ч :твертьй 41 и п тый 42 элементы ИЛИ; первый 43, второй 44, третий 45, четвертьй 46, п тый 47, шестой 48 и седьмой 49 элементы И, первый 505 второй 51, третий 52, четвертый 53 и п тьй 54 элементы задержки, первьй 55, второй 56, третий 57, четвертый 58, п тьй 59, шестой 60, седьмой 61, восьмой 62, дев тьй 63 и дес тый 64 элементы НЕ. Из центральной информационно- : управл ющей шины 12 в блок 10 реконфигурации поступают следуюшзне сигналы: шина адреса 65; сигнал Зан то 66, сигнал Синхронизаци  от задатчика (СХЗ) 67, сигнал Синхронизаци  от исполнител  (СХИ) 68 и сигнал Подготовка 69, а из периферийной информационно-управл ющей шины 23 -« 3 шина адреса 70, сигнал Зан то 71, сигнал СЗХ 72, сигнал СХИ 73, сигна Подтверждение выборки (ИВБ) 74 и сигнал Прерывание 75. Система работает следующим образом . В предлагаемой системе, в отличи от известной, за счет перераспредени  всех ресурсов между отдельными каналами возможна одновременна  работа нескольких задающих устройств одного на центральном канале и по одному на каждом периферийном канале Системы, Таким образом, количест во одновременно работающих задающих устройств в системе зависит от числа используемых периферийных канало После включени  питани  машины в централвной информационно-управл ющей щине 12 процессором формируетс  сигнал Подготовка. Эта лини  анализируетс  блоками 3,2 и 10, и по вление на ней сигнала вызывает переход указанных блоков в исходное состо ние . На щинах 18 запрета блоками 10 реконфигурации формируютс  высокие уровни, которые, поступа  на управл ющие входы первых и вторых блоков 7 и 8 запрета, разрешают трансл цию через них сигналов. В результате сигнал Подготовка через блоки 7-9 транслируетс  в периферийные информационно-управл ющие шины 23, перевод  устройства периферийных каналов в исходное состо ние (4,5 и 11). В исходном состо нии в центральной и периферийных информационно управл ющих шинах 12 и 23 и шинах 13,14,22 и 25 запросов передачи поддерживаютс  высокие уровни (отсутствие сигналов), а в однонаправленных шинах 15,16 21 и 24 разрешени  передачи - низкие уровни (отсутствие сиг налов); После некоторого времени, достаточного дл  перехода в исходное состо ние всех устройств системы, процессор снимает сигнал Подготовк и система готова к работе. Сам процессор не принимает участи  в перераспределении ресурсов системы с целью организации одновременной работы нескольких задатчиков. Не требуетс  ни изменение режимов его работы, ни введение в состав программного обеспечени  какой-либо программы, организующей такой режим. 424 Цель изобретени  достигаетс  введением дополнительной аппаратуры и изменением конфигурации системы. Поэтому сам процессор не входит в состав предлагаемой системы (дл  понимани  работы в структуру системы введен анализатор 1 запросов центрального канала,  вл ющийс  его частью ) . В рассматриваемой системе принцип св зи между устройствами - асинхронньй . В каждый момент времени в системе могут обмениватьс  информацией только два устройства (в пределах одного канала). Одно устройство управл ет передачей информации по каналу св зи и  вл етс  задающим (задатчик ), другое устройство, привлекаемое к этой передаче, становитс  исполнительным устройством (исполнитель ) . Каждый задатчик при работе с исполнителем формирует на соответствующей линии информационно-управл ющих шин 12 и 23 сигнал Зан то, информиру  все устройства системы, что канал св зи зан т. Когда задатчик заканчивает обмен информацией с исполнителем, он сбрасывает сигнал Зан то, и одно из устройств системы , имеющее самый высший приоритет в данный момент времени, среди прочих устройств, которым необходим канал св зи, становитс  задатчиком. Задатчик помещает сигнал Зан то на шину 12. Содержимое адресного регистра и регистра управлени  (заранее подготовленные) передаютс  на :соответствующие линии (шины) 12, а пройд  через блоки 7,9 и 8 - на линии шины 23, поступают на все селекторы адресов устройств системы, в которых фиксируетс  до начала применени  определенный адрес устройства , отличающий его от других устройств системы. Селекторы адресов устройств производ т сравнени  адреса на шинах 12 и 23 с собственным адресом устройства. Через некоторое врем . задатчик формирует на соответствующей линии 12 или 23 сигнал СХЗ. Устройство, адрес которого совпаает с адресом на шине, получает сигал СХЗ и узнает, что оно привлекает  к передаче в качестве исполните . Устройство в соответствии с состо нием линий 12 и 23 управлени  либо принимает данные из канала св зи , либо передает данные в канал св зи и через некоторое врем ; отвечает сигналом СХИ. Задатчик, получа  сигнал СХИ, либо сразу сбрасьюает сигнал СХЗ (операци  передачи информции из задатчика в исполнитель - запись ) , либо принимает данные,, а потом сбрасьшает СХЗ. Через некоторое врем  задатчик сбрасывает сигналы ад реса, управлени  и данных (при операции запись) и сигнал Зан то,освобожда  тем самым канал св зи дл  других устройств. Исполнитель, восприн в сброс сигнала СХЗ,, сбрасывает . сигнал СХИ и Д (при операции чтени ), В результате система приходит в исходное состо ние. Если на сигнал СЗХ задатчиком не получен сигнал СХИ в течение некоторого времени (тайм-а.ут), то в задатчике фиксируетс  ошибка и им производитс  сброс ранее сформированных сигналов.

В предлагаемой системе д.л  организации параллельной работы высокопроизводительного процессора с медленно действующими блоками 3 и 5 вводавьшода и высокоскоростными устройствами 11 пр мого доступа используетс  многоуровнева  система прерываний Блоки 3 и 5 запрашивают по пмнам 13 и 22 прерывание работы процессора на обработку информации в своих регистрах . Устройства 11 запрашивают процессор об использовании канала св зи. Запросы по шинам 13 и 14 постпают в анализатор 1 запросов, который производит их арбитраж -- выделение наиболее приоритетного .запроса . Устройствам 11 пр мого доступа в пам ть, способным выполнить пере дачу информации без использовани  процессора, присваиваетс  наивысший приоритет - приоритет пр мого доступа ,так как они требуют обсл:;щивани  за ограниченный интервал времени, в противном случае в них может . происходить потер  информации, подготовленной к передаче. К каждому уровню приоритета может быть подключено достаточно большое (в архитектурном смысле неограниченное) число устройств.

Чтобы анализатор 1 запросов мог выделить из группы устройств, запрашивающих процессор по пшнам 13 и 14 запроса передачи и подключенных к данному уровню приоритета, устройство , имеющее высший приоритет на данном уровне приоритета, в систему ввод т однонаправленные шины (линии) 15 и 16, число которых равно числу уровней приоритета. Эти линии последовательно проход т через все устройства , подключенные к данному уровню приоритета, причем, чем ближе в электрической цепи к процессору располагаетс  устройство, тем более высокий приоритет на данном уровне оно имеет. Источником шин разрешени  передачи  вл етс  анализатор 1 запросов центргшьного канала.

Дл  обеспечени  одновременной работы нескольких задатчиков конфигураци  предлагаемой системы (состав оборудовани ) должна быть занесена в блоки 10 реконфигурации. Настройка блока 10 осуществл етс  до начала применени .

Аппаратный способ настройки блоко 10 реконфигурации предполагает занесение до начала применени  в первую 26 и вторую 27 схемы сравнени  информации о конфигурации системы. Их настройка производитс  аналогично настройке селектора адреса любого блока 3 и 5 ввода-вывода или любого устройства 11 пр мого доступа. Перва  схема 26 сравнени  настраиваетс  на адресную зону соответствующего периферийного канала, а схема 27 на адресные зоны центрального и всех других периферийных каналов.

Так же аппаратным способом производитс  настройка блока 10 реконфигурации Нс1 один из двух режимов. Есл предполагаетс , что устройство 11 пр мого доступа в пам ть, станов сь задатчиком, может обращатьс  к любом устройству системы и к любому блоку оперативного запоминающего устройства , т.е. к зоне адресов всей системы то соответствующий блок 10 настраиваетс  на первый режим работы РЕЖ1 . Если же при организации пр мого доступа устройством 11 предусматриваетс  обращение только к зоне адресов своего периферийного канала , то блок 10 настраиваетс  на второй режим работы - РЕЖ2.

Рассмотрим функционирование системы в РЕ;Ж1 . После включени  питани  машины и вьщачи процессором .сигнала Подготовка на шину 12 все устройства системы переход т в исходное состо ние. Блоки 10 под дейг ствием сигнала Подготовка удержи вают на своей шине 18 запрета высо кий уровень, разреша  тем самым трансл цию сигналов через блоки 7 и 8 а значит и обмен сигналов меж ду центральной и периферийной инфор мационно-управл ющими шинами 12 и Предположим, что устройство 11 запрашивает канал св зи, формиру  низкий уровень на периферийной шине 25 запросов передачи пр мого доступа , который блоком 10 в РЕЖ1 пер даетс  на централЁную шину 14 запро сов пр мого доступа. Низкий уровень распростран  сь в шине 14, достигает анализатора 1 запросов, информиру  его о том, что одному из уст .ройств 11 требуетс  канал св зи. При соблюдении определенных условий анализатор 1 формирует высокий уровень ответного сигнала на шине 16,который достигает блока 10, наход щегос  первым к процессору в электрической цепи центральной однонаправленной шины 16 разрешени  передачи пр мого доступа. Блок 10 анализирует состо ние шины 25 и, ес ли пришедший сигнал есть результат реакции анализатора 1 на запрос пр мого доступа именно от этого периферийного канала, блок 10 запре щает дальнейшее распространение сиг нала в шине 16 и транслирует его на шину 24. Высокий уровень шины 24 достигае устройства 11, информиру  его о том что оно выбрано в качестве будущего задатчика канала св зи. Если бы устройство 11 не запрашивало канал св зи (высокий уровень шины 25, то блок 10 передал бы высокий уровень линии 16 другому блоку 10 и та до тех пор, пока сигнал шины 16 раз решени  передачи пр мого доступа не достигнет инициатора сигнала шины 14 aaniiocoB пр мого доступа, поступившего в анализатор 1. Устройство 11 в ответ на сигнал 24 сбрасывает сигнал на линии 25, а анализатор Iв ответ сбрасьюает сигнал на линии 16. Когда текущий задатчик освобождает канал св зи, устройство I1формирует низкий уровень линии Зан то на шине 23 и тем самым становитс  задатчиком канала св зи, Блоками 8,9 и 7 низкий уровень- Зан то передаетс  в центральную инфо мационно-управл ющую шину 12 и на все шины 23, расположенные после других блоков 7-9. Как и в известной системе пока все ресурсы остаютс  в распор жеНИИ только одного задатчика. Предположим , что устройство 11 запрашивало канал св зи дл  обращени  к блоку 2 пам ти центрального канала. Устройство 11 устанавливает на шину 23 адрес одной из  чеек блока 2 и другую информацию, необходимую дл  осуществлени  обмена. Сигналы шины 23 транслируютс  на шину 12 блоками 8,9 и 7 и одновременно поступают в блок 10. Втора  схема 27 сравнени  блока 10, сравнива  адрес на шине 23 с адресами центрального и всех других периферийных каналов , на которые он настроен, и делает вывод, что обращение происходит в зоне адресов чужого канала. Блок 10 оставл ет в силе разрешение трансл ции сигналов через блоки 8 и 7, и таким образом, устройство 11 продолжает оставатьс  единственным задатчиком в системе и заканчивает обмен с блоком 2 как описано Bbmie. В данном случае предлагаема  система не дает вьшгрыша по сравнению с известной. Рассмотрим случай, когда устройство 11 запрашивает канал св зи дл  обращени  к блоку 4, расположенному на этом же периферийном канале св зи . Втора  схема 27 сравнени , анализиру  адрес, формируемый устройством 11 на шине 23, обнаруживает факт обращени  по адресу, не принадлежащему зоне адресов центрального и всех других периферийных каналов св зи. Она формирует на своем выходе низкий уровень. Блок 10 под действием этого сигнала и сигнала СХЗ, которым сопровождаетс  адрес от устройства 115формирует низкий сигнал на шине 18. Блок 7 под действием этого сигнала сбрасьшает на шине 12 все сигналы, которые были ранее переданы на нее с шины 23. В результате с точки зрени  уст- ройств центрального и остальных периферийных каналов канал св зи становитс  свободным и может быть использован дл  других передач. Анализатор 1 запросов производит выборку будущего задатчика одновременно с обменом информацией между устройствами системы. Поэтому к моменту освобождени  указанных каналов будущий задатчик подготовлен и с этого момента времени возможна одновременна  работа устройства продолжение обмена между устройстBOM 11 и блоком 3 на соответствующем периферийном канале св зи, который сейчас логически отключен от других каналов (не обмениваетс  информаи юнно-управл ющими сигналами ) и начало обмена между новым эадатчиком и новым исполнителем. Если новый задатчик и исполнитель принадлежит одному каналу, то под действием соответствующего блока 10 происходит его логическое отключение от других каналов и т.д. Таким образом может быть организована одновременна  работа нескольких пар устройств .

Устройство 11, заканчива  обмен информацией с блоком 4, снимает сигнал Зан то с шины 23, что вызывает сн .тие блоком 10 низкого сигнала на его шине 18. В результате логическа  св зь данного кансша с другими каналами восстанавливаетс  и система переходит в исходное состо ние .

При указанной организации одновр менной работы нескольких задатчиков каждое устройство системы, станов сь задатчиком в начале обмена, на какое-то врем  все-таки монополизи:рует все средства системы. Поэтому практически таким способом можно организовать одновременную работу только п ти-шести задатчиков, Как и в известной системе 1 при большой длине очереди, организуемой анализатором 1, врем  ожидани  все-таки может быть велико. Указанные недостатки можно устранить, если пр мой доступ устройств 11 организуетс  только в зоне адресов .своего периферийного канала св зи, т.е. устройство 11, станов сь задатчиком обращаетс  только к блоку 4 своего канала. Практически это условие .вьшолн етс  загрузкой программ, под управлением которьгх работает ydTройство 11, в блок 4 пам ти., расположенный в этом же канале. Это дает возможность настроить блок 10 в РЕЖ2- до начала применени .

В этом режиме сразу же после включени  питани  машины логическа  св зь между шинами 12 и 23 исключена под действием низкого уровн  на выходной шине 18 блока 10 и запрещена трансл ци  сигналов между шинами 25 и 14. В этом случае арбитраж на уровне пр мого доступа дл  устройств 11 производитс  не анализатором 1, а блоком 10 реконфигурации .

Обращение задатчика центрального канала к устройствам периферийного канала происходит следующим образом Задатчик помещает на шину 12 адрес одного из устройств периферийного канала и сопрово  цает его сигналом СХЗ. Перва  схема 26 сравнени  опознает факт обращени  задатчика центрального канала к исполнителю периферийного канала. При этом блок 10 реконфигурации ожидает приход сигнала СХЗ с шины 12, анализирует состо ние периферийного канала и, если он свободен, восстанавливает логическую св зь между шинами 12 и 23. Таким образом происходит обращение задатчика центрального канала к исполнителю периферийного канала после завершени  которого, блок 10 вновь исключает св зь между-шинами 12 и 23. Устройство 11 при н еобходи мости организации пр мого доступа устанавливает низкий уровень на шине 25. Блок 10 реконфигурации, если нет обращени  к периферийному каналу со стороны устройств центральног канала, отвечает формированием высокого уровн  на шине 24. В результате врем  предоставлени  ресурсов периферийного канала устройству 11 значительно сокращаетс . Во врем  работы устройства 11 им монополизируютс  только ресурсы соответствующего периферийного канала.

Если одному из блоков 5 периферийного канала требуетс  прервать работу процессора, то он помещает низкий уровень на шину 22, который транслируетс  через коммутатор 9, независимо от состо ни  блока 10. Сигнал разрешени  передачи, формируемый анализатором 1 запросов центрального канала, на шину 15 проходи через блоки 3 и, если среди них не бьшо устройства, требующего прерывани , через анализатор 6 запросов и коммутатор 9 и достигает блока 5 по шине 21. Когда блок 5 становитс  задатчиком, ок формирует на шине 23 сигнал Прерывание, под действи11

ем которого блок 10 восстанавливает логическую св зь между шинами 12 и 23. После завершени  операции прерьшани  логическа  св зь между шинами 12 и 23 разрываетс ,

Во втором режиме число одновремено работающих задатчиков практическ неограничено и лимитируетс  не пропускной способностью канала св зи, а общей суммарной емкостью блоков 2 и 4 в соответствии с разр дностью адресной .сетки.

Предлагаема  система позвол ет не только рационально использовать ресурсы, но и в случае настройки бл ков реконфигурации в РЕЖ2 позвол ет существенно повысить надежность работы однопроцессорного комплекса. Повьшенна  защищенность системы от катастрофического отказа обусловливаётс  наличием логических разр дов между центральным и периферийными каналами в исходном Состо нии. В известной системе неисправность, возникающа  в одном из каналов, автоматически про вл етс  (транслируетс ) и во всех других каналах, в результате чего работоспособность всей системы нарушаетс . В предлагаемой системе неисправность локали зуетс  только в пределах того канала , где она возникает, не наруша  работоспособность всех других каналов . Попытки обращений устройств задатчиков исправных каналов к исполнител м неисправных каналов могут привести либо к срабатыванию механизма тайм-аута, либо к фиксации устойчивого отказа. И в том, и в другом случае задатчик информирует анализатор 1 запросов, использу  операцию Прерывание, в результате выполнени  которой их обращени к устройствам отказавшего канала может быть запрещено.

Таким образом, достигаетс  повьш1ение производительности однопроцессорного комплекса и увеличение его надежности. Степень детализации устройств в предлагаемой системе по костью соответствует степени их детализации в известной.

Функциональна  схема анализатора 1, запросов центрального канала (фиг.З)  вл етс  частью процессора, Сигналы-центральной шины 13 запросо передачи поступают на входы В,- В„ регистра 76 запросов прерьшаний.

142J2

С приходом строба опроса сигналов запросов передачи (77) от процессора состо ние шины 13 фиксируетс  :в регистре 76, выходы которого подсоединены к схеме 78 сравнени , преставл ющей собой схему выбора наиболее приоритетного запроса и выполненную на элементах И-НЕ. Все схмы И-НЕ подсоединены к выходу триггра 79, фиксирующего состо ние центральной шины 14 запросов передачи пр мого доступа (ЗЩО в момент прихода от процессора строба запроса передачи пр мого доступа (80). Цепи и злементы, способствующие переводу анализатора 1 в исходное состо ние при включении питани  не показаны . В реальном арбитре эта процедура осуществл етс  под действием сигнала Подготовка в шине 12. При дальнейшем рассмотрении работы анализатора 1 предполагаетс , что его триггеры и регистры в исходном состо нии сброшены.

Рассмотрим работу анализатора 1 запросов в режиме арбитража по пр мому доступу. С приходом строба опроса ЗДЦ (80) и при наличии сигнала в шине 14 триггер 79 переходит в сото ние логической единицы. Низкий уровень на выходе Q триггера 79 блокирует работу схемы 78 сравнени  а сигнал с выхода Q поступает на первый вход элемента И-ИЛИ 81 и при отсутствии сигнала ПВБ (82) в центральной информационно-управл ющей шине 12 формируетс  в шине 16 высокий уровень. В ответ на этот сигнал устройство (источник сигнала ЗДЦ) снимает сигнал на шине 14 и подтверлщает прин тие сигнала с шины 16 формированием низкого уровн  сигнала (82) Анализатор 1 запросов в ответ снимает высокий уровень в центральной шине 16 разрешени  пр мого доступа, в результате схема возвращаетс  в исходное состо ние.

Рассмотрим процедуру арбитража дл  сигналов центральной шины 13 запросов передачи (ЗП). С приходом от процессора строба опроса ЗП (77) в регистр- 76 записываетс  состо ние шины 13. Если схема 78 сравнени  не блокирована триггером 79, то на одном из ее выходов, соответствующем наиболее приоритетному запросу на шине 13 в данный момент времени, формируетс  низкий уровень (логичес1312 ка  единица). Выходы схемы 78 сравнени  соединены с второй группой входов компаратора 83, перва  группа входов которого соединена с выходами разр дов регистра 84 команд и состо  НИИ процессора, в которых фиксируетс  приоритет программы, выполн емой процессором в текущий момент времени Компаратор 83 сравнивает приоритет процессора с наиболее приорите тным запросом гаины 13, Если приоритет про цессора ниже приоритета запрашивающего устройства, на выходе компаратора 83 формируетс  высокий уровень, который поступает на первьй вход схе мы И- 85. При отсутствии сигнала ПВБ (82) на выходе схемы И 85 по вл ет с  высокий уровень, который поступае на вторые входы схем 86 и на вход триггера 87. В результате триггер 87 переходит в состо ние логической единицы, а на одном из выходов схем 86, соо.тветствующем наиболее приоритетному запросу, по вл етс  высокий уровень, который поступает в шину 15 Устройство-источник соответствующего сигнала ЗП в ответ на приход сигнала разрешени  передачи формирует в шине 12 сигнал ПВБ (82), который S центральном анализаторе поступает на второй вход схемы И 88, что приводит к по влению на ее выходе высокого уровн . В результате регистр 70 переходит в исходное состо ние , а сигнал на центральной шине 15 разрешени  передачи сбрасываетс . Когда устройство - источник запроса становитс  задатчиком в системе, оно формирует на центральной информацронно-управл ющей шине 12 сигнал Прерывание (89) и информацию на шине 9.0 данных. Сигнал (89) поступает на первые входы схем И 91 и 92 и через вре 1м , отрабатьюаемое элементом. 93 задержки , высокий уровень поступает на управл ющие входы триггера 94 и регистра 95, Триггер 94 фиксирует факт прихода сигнала Прерывание (89), а регистр 95 запоминает содержимое линий 90 данных в центральной информационно-управл ющей шине 12« Устрой ство-задатчик по лини м 90 передает информацию, однозначно опред(гл ю1цую устройство-источник прерывани . Выдержка времени элементом 92 необходима дл  завершени  переходных процессов в канале и записи в регистр 95 достоверной информации. 2 Высокий уровень выхода триггера 94 вызывает сброс триггера 87 и формирование в шине 12 сигнала СХИ (68). После прихода в анализатор 1 запросов сброса сигнала (89) сигнал (68) также сбрасываетс . На этом процедура арбитража и операци  Прерывание в канале св зи заканчиваетс . Информаци  о факте прерывани  (96) и об источнике прерывани  (97) поступает в процессор, который после ее обработки сбрасьтает триггер 94 и регистр -(95) сигналом (98), и схема возвращаетс  в исходное состо ние. В предлагаемой системе любому ее устройству (блок пам ти, устройство ввода-вывода или устройство пр мого доступа) присваиваетс  определенный адрес, который позвол ет отличать данное устройство от всех других устройств системы. Во всех устройствах системы имеетс  специальный блок, вьшолн ющий функции опознавани  своего адреса - схема 99 сравнени  (фиг.6). В системе с одной магистралью в любой операции обмена информацией всегда участвуют два устройства, св занные между собой как задатчик (управл ющее устройство) и исполнитель (управл емое устройство). В известной системе одновременно двух и более работающих на магистрали устройств быть не может. Все другие устройства , которым требуетс  магистраль дл  обмена, информируют об этом анализатор 1 запросов центрального канала по шинам запроса г ередачи. , Часть устройства, ответственна  за формирование сигналов запросов передачи и обмена сигналами с анализатором 1 вплоть до того момента, когда устройство становитс  задатчиком,  вл етс  устройством 100 управлени  прерыванием. Устройство вводавывода запрашивает канал св зи только дл  уведомлени  процессора о завершении устройством операции, инициированной ранее процессором, или об об-, наруженной. ошибке в процессе операции . . Принцип св зи между устройствами системы - асинхронный, что позвол ет участвоват.ъ в обмене устройствами различного быстродействи . Однако, чтобы не занимать единственную магистраль надолго, каждое устройство имеет не менее одного буферного ре-15 гистра 101 данных дл  быстрого прие ма и выдачи данных. Б ЭВМ с магистральной структурой управление устройствами выполн етс  с помощью адресуемых регистров устpoйctвa , отдельные разр ды которых осуществл ют требуемые операции управлени . Эти регистры вход т в сос тав местного устройства (102) управ лени , которое осуществл ет выбор одного из регистров устройства, про изводит запись или считывание инфор мации в буферные регистры 101, а также инициирует ту или иную операцию в исполнительном механизме (пер ферийный аппарат). Устройства пр мого доступа в пам ть , кроме указанных операций, могут запрашивать шину дл  обмена информацией с оперативной пам тью или любым другим устройством без помощи процессора. Эти устройства способны функционировать в режиме задатчика, т.е. имеют возможность управл ть этим обменом самосто тельно. Эти функции ос5пцествл ютс  устройством (103) управлени  задатчика. Блоки оперативных запоминающих устройств, кроме указанных функциональных частей, содержат запоминающую среду, состо щую из взаимо св занных запоминающих элементов. Уровень детализации функциональных частей блоков 2 и 4, за исключением схемы (99) сравнени , соответствует уровню стандартных функци нальных элементов и не требует даль нейшей конкретизации. Местное устройство (102) управлени  здесь выполн ет роль дешифратора кодов операции , из которых основньми  вл ютс  операции чтени  и записи. Функции запоминающих устройств ограниче ны исключительно хранением информации в запоминающей среде. Схема (99) сравнени   вл етс  распространенным функциональным зле ментом, который представл ет собой .адресный дешифратор с усеченным числом выходов, в данном случае одним . Схема сравнени  может быть выполнена различными способами, в частности схема сравнени  блоков 3 и 5 ввода-вьшода устройств пр мого доступа может быть выполнена на основе одноразр дного посто нного запоминающего устройства, адресные входы которого соедин ютс  с адрес42 16 ными лини ми информационно-управл ющей шины. До начала применени  логическа  единица заноситс  аппаратно (путем прожига плавких перемычек в посто нном запоминающем устройстве ) только в те  чейки, которые соответствуют адресу, выделенному дл  данного устройства. При этом логическа  единица на выходе схемы 99 сравнени  будет иметь место только при совпадении адреса, зафиксированного аппаратным путем, с адресом, пришедшим по информационно-управл ющей шине 12. Функциональна  схема местного устройства 102 управлени  представлена на фиг.7. После включени  питани  машины в информационно-управл ющей шине 12 по вл етс  сигнал Подготовка (69), перевод щий все уст-ройства системы в исх 3й;-ное состо ние. В местном устройстве (102) управлени  сигнал (69) заводитс  на установочные входы R регистра (104) команд и регистра (105) состо ний, а также на первый вход схемы ИЛИ 106, выход которой подсоединен к установочному входу К триггера 107. В исходном состо нии указанные регистры и триггер сброшены. В предлагаемой системе управление работой устройства ввода-вывода осуществл етс  с помощью адресуемых регистров, в данном случае регистра 104. Установка в логическую единицуотдельных битов этого регистра возбуждает ту или иную операцию в устройстве. Такими операци ми могут быть перемотка ленты , установка головки в исходное состо ние, возврат каретки и другие, специфические дл  каждого устройства операции. Р б битов имеет универсальное значение дл  всех устройств системы, например бит разрешени  прерывани , бит запуска операции чтени  (выводы информации из данного устройства ), бит запуска операции записи и др. Рассмотрим операцию записи информации в устройство ввода-вьшода, котора  представл ет собой запись требуемой информации в буферный регистр 108 и установку бита запуска операции записи в регистре 104. Доступ к указанным регистрам может быть разрешен при совпадении логических единиц на входах схемы И 109. Первьй вход схемы И 109 соединен с выходом схемы (99) сравнени , второй вход - с сигналом синхронизации задатчика (67) в гаине 12, а третий с выходом Q триггера 107,, Если устройство свободно, адрес на шине 12 совпадает с адресом устройства (старшие значащие разр ды адресньос линий ) и приходит управл ющий сигнал от задатчика, на выходе схемы И 109 по вл етс  высокий уровень. Последний поступает на управл ющие входы дешифратора (110) регистра и дешифратора 111 кода операции. Первый производит декодирование младших значащих разр дов адресных линий 65 и вБ1бор одного из регистров устройства, а второй - декодирование операции, затребованной задатчиком и определ емой лини ми (112) управлени  в шине 12,

В рассматриваемом случае выход Вд дешифратора 110 соответствует регистру 108, а выход регистру 104. Аналогично выход BQ дешифратора 111 соответствует операции записи, а выход В, - операции чтени . При организации записи в регистр 108 на выходах БО дешифраторов 110 и 111 по вл ютс  высокие уровни и, как следствие , на выходе элемента И 113. С выхода элемента И 113 высокий уровень поступает на адресный вход А мультиплексора 114 и на вход элемента (115), задержки. Мультиплексор 114 настраиваетс  на прием с шины 12 и п редает состо ние линий данных (116) на вход буферного регистра 108. Чере некоторое врем , отрабатьгааемое элементом 115 и достаточное дл  установки достоверной информации на информационных входах регистра 108, высокий уровень передаетс  через элемент ИЛИ 117 и производит запись информации в регистр 108 по динамическому управл ющему входу. Сигналы с выходов регистра 108 поступают на соответствующие первые входы элементов И 118, а также в периферийный аппарат 119, Аналогично производитс  запись в регистр 104 при формироваНИИ высокого уровн  на выходе элемента И 120.

Сигналы с выходов Q регистра 104 поступают в периферийньл ацпарат 121.и возбуждают, спецнфичную дл  каждого устройства операцию, затребованную задатчиком. Сигнал с выхода схемы И 5 109 возбуждает элемент

(122) задержки, врем  срабатывани  которого выбираетс  с учетом максимального времени выполнени  операции чтени  или записи, поСле истечени  которого низкий уровень поступает на линию СХИ (68) шины 12 и через элемент НЕ 123 на управл ющий вход триггера 107, что вызывает переход устройства в состо ние Зан то (установка триггера 107)« В ответ на сигнал (68) задатчик сбрасывает сигнал СХЗ (67), который вызывает сброс сигнала СХИ (68). Сбросом сигнала (68) заканчиваетс  обмен информацией между задатчиком и исполнителем по шине 12. Установка триггера 107 вызывает блокировку устройства, т.е. запрещаютс  повторные обращени  к устройству, вплоть до тех пор, пока устройство не выполнит операцию, затребованную задатчиком. Результат выполнени  операции (124) заноситс  периферийным аппаратом в регистр 105 по сигналу (125) и устройство переходит в состо ние Свободно - сброс триггера 107 по сигналу (126).

Возможны следующие результаты выполнени  операции: устройство успешно завершило операцию, устройство не может выполнить операцию (не подключен носитель информации, на периферийном аппарате нет питани  и т.д.) или в процессе вьшолнени  операции была обнаружена ошибка. О результате выполнени  операции задатчик может узнать двугуш способами. Можно произвести операцию чтени  состо ни  регистра 105 посредством элементов И 127 и 128, после того как устройство перейдет в состо ние Свободно. Второй способ заключаетс  в использовании механизма прерывани . Состо ни  бита разревгени  прерьшани  (121) и битов завершени  операции (129) анализируютс  устройством (100) управлени  прерьшанием. Считывание состо ни  буферного регистра 108 производитс  посредством элементов 130 и 118, запись в него информации (124) при инициативе периферийного аппарата производитс  под действием стробирующего сигнала (131).

Устройство 100 управлени  прерыванием функционирует следующим образом (фиг.9-11). В исходном состо нии триггеры 132 и 133 сброшены. (Устройство (100) управлени  запускает ,с  в работу при совпадении высоких 19 уровней на входах схемы И 134, первый вход которой .соединен с битом разрешени  прерываний (121) местног устройства (102) управлени , а второй вход - с выходом элемента Ю1И 135.На входы последнего приход т сигналы-(129) с вьпсодов регистра (105) состо ний (установка которых говорит о факте завершени  операции При совпадении этих условий элементом И 136 формируетс  низкий уровен на шине (14) запросов передачи. При ход от анализатора (1) запросов высокого уровн  по центральной шине (15) разрешени  прерывани  приводит к установке триггера 132. Высокий ; уровень с выхода триггера 132 поступает на первый вход схемы ИЛИ-НЕ 137, что вызывает сброс сигнала на шине 14, на первый вход схемы , И-НЕ 138, что вызывает формирование сигнала ПВБ (139) в шине 12, и на первьй вход схемы И-НЕ 140, в резуль тате чего на ее выходе по вл етс  низкий уровень. Этот низкий уровень поступает на первый вход элемента И i141 и подтверждает низкий уровень на его выходе, и через врем , отрабатываемое элементом (142) задерж:ки , высокий уровень по вл етс  на втором входе элемента И 141. Сигнал разрешени  прерывани  (15), источником которого  вл етс  анализатор (1) запросов, последовательно проходит через все устройства системы, 1подключенные к данному уровню приори тета. Этот сигнал, поступа  на вход первого устройства 3 или 11, подвергаетс  анализу и в случае требовани  устройством обслуживани  ему да ,етс  право пользоватьс  ресурсами системы (рассматриваемый случай), в противном случае сигнал разрешени  прерывани  поступает на продолжение центральной шины разрешени  прерьшани  (выход элемента И 141). Анализатор 1 запросов в ответ на сигнал ПВБ (139) сбрасывает сигнал на шине 15. Элемент И 143 отслеживает освобождение шины предьздущим задатчиком (сброс уровн  на линии Зан то 66)и сброс сигн ла (15) анализатором 1. При совпадении этих условий на выходе элемента И 143 формируетс  высокий уровень и триггер 133 переходит в соето ние логической единицы. В результате , сигнал ПВВ (139) сбрасьшаетс , 42 Зан то сигнал Зан то (66) устанавливаетс  и устройство становитс  задатчиком. Высокий уровень на пр мом выходе элемента И 144 поступает на первый вход элемента И 145 и на первые входы группы элементов И 146. Вторые входы элементов И 146 подсоединены к наборному полю вектора прерывани  (147), перемычками которого распаиваетс  адрес вектора прерывани  дан ного устройства. Векторы прерывани  по лини м данных (116) шины 12 поступают в анализатор 1 запросов и  вл ютс  идентификатором устройства - источника прерывани . : При наличии сброса сигнала СХИ (68) от предьиущего исполнител  устройство 100 управлени  прерыванием сопровождает вектор прерывани  сигналом прерывани  (148). Анализатор 1 отвечает сигналом СХИ (68), под действием которого на выходе элемента И 149 формируетс  высокий уровень , на выходе элемента ИЛИ 150 низкий уровень и триггер (132) переходит в исходное состо ние, В результате сигналы (66), (116) и (148) сбрасываютс , что  вл етс  окончанием операции Прерьшание по каналу св зи. Устройство 100 управлени  находитс  в промежуточном состо нии (триггер 133 взведен), при котором сигналы на шины канала св зи не формируютс  и сигналы по центральной шине (15) разрешени  прерывани  транслируютс  через устройство 100 без изменени  его состо ни  (за счет элемента И 151). Перевод устройства 100 в исходное состо ние может быть произведен только после сброса либо сигнала (121), либо (129), т,е, или после запрета разрешени  прерьшани  или после устранени  причины прерывани . Устройство 100 управлени  прерыванием (УУП) функционально можно разбить на две части. Перва  часть отрабатывает процедуру получени  права использовать ресурсы системы (т.е, процедуру становлени -устройством - задатчиком на шине), а втора  часть - собственно процедуру операции Прерывание. Устройство улравени  прерыванием устройств 11 пр мого доступа в пам ть полностью включает УУП 100 блоков 3 или 5 вода-вывода плюс дополнительно его

первую часть, котора  подключаетс  не на уровень з-апроса прерывани  (шины 14 и 15), а на уровень пр мого доступа (шины 13 и 16). Запуск этой части схемы производитс  при установ ке в логическую единицу двух дополнительных битов: - разрешени  передачи по пр мому доступу в регистре 104 и готовности передачи по пр мому доступу в регистре 105 местного устройства (102) управлени . Пр мой выход 152 элемента 144 в данном случае используетс  не дл  инициализации операции прерывани , а поступает в устройство 103 управлени  задающим устройством (УУЗУ) и запускает его в работу.

Функциональна  схема устройства 103 представлена на фиг,12. Устройства пр мого доступа в пам ть, способные брать на себ  управление информационно-управл ющей шиной 12 или .23 помимо регистров, рассмотренньш при описании устройства 102 должны содержать регистр-счетчик (153) адреса-исполнител , регистр-счетчик .154 количества слов и регистр (155) кода операции. Устройство, инициирующее работу устройств 11, например, процессор, производит предварительную загрузку этих регистров аналогично загрузке регистров 104 и 108 в устройстве 102, Устройства 11 могут инициироватьс  дл  обмена с блоками 2 и 4 пам ти после получени  управле ки  шиной 12 или 23 некоторым массивом слов. Объем массива определ етс  содержимым регистра - счетчика 154, а его местонахождение - регистром счетчиком 153. После обмена одной единицы информации с исполнителем содержимое регистра - счетчика 153 увеличиваетс  на единицу, а содержимое регистра - счетчика 154 у1меньшаетс  на единицу, что соответству- ет уменьшению объема массива, подлежащего передаче, и подготовке нового адреса дл  передачи следующей единицы информации.

С приходом высокого уровн  на лиНИИ 152 (устройство стало задатчиком в системе) триггер 156 переходит в состо ние логической единицы и на . его выходе Q по вл етс  высокий уро вень, который поступает на первые входы группы элементов И 157 и 158 и разрешает вьщачу на шину 12 или 23 адреса исполнител  (65) и кода

операции (112). Втсфые входы элементов И 157 и 158 подсоединены к соответствующим выходам регистров 153 и 155. Выход Q триггера 156 также подсоединен к входу элементов 159 и 160 задержки и к первым входам элементов И 161 и 162, второй вход последнего подсоединен к выходу Q регистра 155. Рассмотрим работу устройства 103 при осуществлении операции записи (передачи информации в исполнитель), Пусть состо ние выхода Q 1 регистра 155 соответствует операции записи, а Qj О - операции чтени . Тогда на выходе элемента И.162 формируетс  высокий уровень (163), который поступает в устройство 102 и разрешает выдачу информации на шину 12. Элемент 2И 130 в устройстве 102 должен быть заменен на элемент 2И-1И-ИЛИ и на дополнительный вход 1И будет заводитьс  указанный сигнал.

После отработки элементом 160 задержки (150-200 не), достаточной дл  дешифрации адреса в исполнителе и окончани  переходных процессов 3 лини х св зи, высокий уровень по вл етс  на первом входе элемента И 164. При наличии сброса сигнала СХИ (68) предыдуш 5м задатчиком устройство 103 формирует на шину 12 сигнал СХЗ (67), Элемент 159, отрабатывающий зад,ержку 20-100 мкс, так называемый тайм-аут, предотвращает возможную блокировку системы. Принцип св зи между устройствами системы - асинхронньй, т.е. на каждьй управл ющий сигнал задатчика должен прийти ответный управл ющий сигнал от исполнител  (в данном случае сигналы (67) и (68) соответственно ) . При неисправности в исполнителе или линий св зи ответный сигнал вообще не приходит. Если в задатчйке не предусмотрена подобна  ситуаци , то система блокируетс  и дл  возобновлени  ее работы требуетс  вмешательство оператора. Подобную блокировку устран ет элемент 159 и триггер 165.

Если ответный сигнал (68) не приходит в устройство 103 до истечени  тайм-аута, триггер 165 переходит в состо ние логической единицы, дальнейша  работа блокируетс  (низкий уровень на третьем входе элемента 161), о чем уведомл етс  устройст23 во 100, Если бит разрешени  прерыва ни  в регистре 105 установлен, устpoftctBo , использу  механизм прерыва ни  уведомл ет процессор о возникше ошибке и после запрещени  последним пр мого доступа (низкий уровень сигнала 152) схема переходит в исходное состо ние. При правильной работе исполнител  приход сигнала СХИ (68) вызывает сброс сигнала СХЗ (67), установку триггера 166 и через задержку , отрабатываемую элементом 167, сброс триггера 156, что вызывает , сброс всех сигналов на шине 12. Сбро триггера 156 вызывает установку триг гера 168, выход Q которого заходит на вход пр мого счета регистра 153, на вход обратного счета регистра 154 и в качестве сигнала (169) заходит в периферийный аппарат дл  сигнализации последнему о выполненной опера ции. Через врем , отрабатываемое элементом 170, триггер 168 сбрасываетс  и схема готова к передаче следующего элемента информации. Если переданный элемент бьш последним на выходе антипереполнени  Р (т.е. обнулени ), формируетс  логическа  единица, котора  также приводит в действие механизм прерывани . Работа схемы при вьшолнении задат чиком операции чтени  аналогична, Однако вместо сигнала выдачи данных (163) формируетс  сигнал приема данных (171), который поступает в устройство 102 на дополнительньш вход элемента 113 (см.замену элемента 130 в схеме 102) и приводит, к записи информации в регистр 108. В известной схеме двунаправленный Коммутатор 9 представлен на уровне блок-схемы и не удовлетвор ет требованию его детализации до уровн  стан дартных функциональных элементов. С другой стороны, указанна  блок-схе ма отражает реализацию коммутатора 9 имеющего минимум оборудовани , что в значительной степени усложн ет понимание его функционировани . Функ|циональное назначение коммутатора 9 обеспечить передачу сигналов с одного канала св зи в другой с предварительньм усилением. Кроме того, дл  р да управл ющих сигналов необходимо устранить нарушение временных соотношений , которые возникают при рас;пространении сигналов по реальным 142 иинам канала св зи. С учетом сказанного на фиг,15 приведена функциональна  схема двунаправленного коммутатора 9. Трансл ци  через коммутатор 9 однонаправленных сигналов запросов прерывани  осуществл етс  элементами НЕ 172 и 173, а сигналов разрешени  передачи - элементами НЕ 174 и 175. Элементы 172 и 174  вл ютс  приемниками , а элементы 173 и 175 - пере-. датчиками канала св зи и особой функциональной нагрузки не несут. Состо ние выходов приемников 172 анализируетс  периферийным анализатором 6 запросов (сигнал 17, фиг.1). Трансл ци  двунаправленных сигналов по информационно-управл ющим шинам 12 и 23 требует использовани  приемника канала св зи в виде элемента И 176, двух элементов 177 и 178 задержки и передатчика канала св зи в виде элемента НЕ 179 дл  каждого направлени . Рассмотрим передачу информации из центральной информационно-управл ющей шины 12 в шину 23 на фиг.1 и 15 с линии 19 на линию . 20. В исходном состо нии на лини х 19 и 20 поддерживаютс  высокие уровни , которые поступают на первые входы элементов 176, на вторых и третьих входах которых поддерживаютс  низкие уровни. Элементы 179 выполнены в виде элементов с открытым коллекторным выходом и в исходном состо нии отключены от линий 19 и 20, При по влении низкого уровн  в линии 19 на выходе элемента 176 формируетс  высокий уровень, который поступает на второй вход элемента 176 противоположного направлени , что подтверждает низкий уровень на его выходе и на входы элементов 177 и 178,, Последний задерживает прохождение сигнала с его выхода на вход только низкого уровн , и в данном случае высокий . потенциал на его выходе формируетс  без задержки и поступает на третий вход элемента 176 противоположного направлени , В зависимости от вида сигнала, передаваемого по информационно-управл ющей шине, элемент 177 задерживает передачу либо низкого уровн , либо высокого. Например, трансл ци  сигналов СХЗ и СХИ требует задержки высокого уровн , а транс ци  адреса, данных и линий управени  - низког р. Пройд  через 3j;jeMeHT

251

177, высокий уровень поступает на вход элемента 179, на выходе которого формируетс  низкий уровень„ Так происходит передача низкого уровн  с линии 19 на линию 20.

При переходе линии 19 в состо ние высокого потенциала на втором входе элемента 176 противоположного направлени  без задержки формируетс  низкий уровень, на линии 20 высокий уровень по вл етс  с задержкой, отрабатываемой элементом 177 и вносимо элементом 179. На выходе элемента 178 низкий уровень должен по витьс  только после гарантированного по вле НИН высокого уровн  на линии 20. Из этих условий выбираетс  величина задержки , отрабатываема  элементом 178

При отсутствии элементов 178 и св зи выхода элемента 176 одного направлени  с входом элемента 176 другого направлени  коммутатор 9 переходит B режим блокировки при передаче низкого уровн . В этом случае элементы 179 обоих направлений поддерживают низкие уровни и нормальна  работа системы нарушаетс . При наличии обратной св зи между элементами 176 двух направлений, но при отсутствии элементов 177 возникает генераци  в коммутаторе 9, и следовательно в лини х 19 и 20 при сн тии низкого уровн  в линии 19. Таким образом, схема коммутатора, представленна  на фиг,15, содержит минимальное коли чество функциональных элементов и функциональных св зей между ними, необходимых дл  его правильной работы .

Первые и вторые блоки 7 и 8 элементов запрета представл ют собой совокупность отдельных элементов запрета,  вл ющихс  стандартными функциональными элементами. Количество элементов запрета в каждом блоке 7 и 8 равно числу линий в информационно-управл ющих шинах . 12 или 23. Информационные входы элементов запрета подсоединены к лини м информационно-управл ющих шин, выходы -К узлам 19 трансл ции отдельных сигналов в коммутаторах 9, а управл ющие входы объединены и подсоединены к шине 18 запрета. При наличии низкого уровн  на этом выходе через блоки 7 и 8 запрещена передача сигналов, а следовательно, и логическа  св зь

422ь

между первой и второй информационно-управл ющими шинами 12 и 23.

Рассмотрим принцип работы периферийного анализатора 6 запросов (фиг.16). В исходном состо нии отсутствуют сигналы на входах блока (180) приемников - удерживаютс  низкие уровни. Соответственно, нет сигналов и на первых входах элементов ЗИ блока 181 коммутатора, и вследствие этого отсутствуют сигналы на выходах первого 182 и второго 183 блоков передатчиков соответственно . Состо ние информационных входов D регистра 184 запросов прерывани  безразлично.

Предположим, что один из блоков 5 требует ресурсы системы, формиру  сигнал на периферийной шине (22) запросов прерывани . Этот сигнал достигает коммутатора 9 и транслируетс  последним на центральную -шину (13) запросов прерывани  (фиг.1). Одновременно сигналы с выходов приe никoв 172 в коммутаторе 9 поступают на информационные входы регигистра (184) запросов передачи. Сигнал Запрос прерывани , распростран  сь в шине 13, достигает анализатора 1 запросов. Последний гфоизводи арбитраж (выделение запроса, имеющег высший приоритет) и, если позвол ют услови , формирует сигнал на соответствующей линии центральной шины 15 разрешени  прерывани , который достигает входа периферийного анализатора - входа блока (180) приемников. .Пройд  через блок (180) приемников, сигнал поступает на вход многовходовой схемы ИГШ 185 и на соответствующую пару св занных элементов ЗИ блока 181 коммутатора. Последний представл ет собой совокупность элементарных коммутаторов (по количеству уровней-приоритета в системе), каждый из которых выполнен в виде двух элементов ЗИ.

Назначение элементарных коммутаторов - произвести коммутацию сигнала с выхода соответствующего приемника в периферийный канал 17 или в центральный канал 15. В каждьй момент времени анализатор (1) запросов формирует сигнал разрешени  прерывани  только в одной из линий шины 15, поэтому в блоке 181 будет подготовлен к работе только один из элементарных коммутаторов. Высокий уровень с выхода схемы ИЛИ 185 пост пает на вход элемента 186 задержки и производит запись информации в регистр 184, Через некоторое врем , отрабатываемое элементом 186, н общем входе элементарных коммутатор блока 181 по вл етс  высокий уровен разрешающий анализ выходов Q и Q того триггера, который св зан с вхо дами ранее подготовленного элемента ного коммутатора. Если этот триггер установлен в состо ние логической то сигнал Разрешение прерывани  проходит через второй блок (183) передатчиков и затем транслируетс  через коммутатор 9 на периферийную шину (21) разрешени  прерывани . Таким образом, периферийный анали затор (6) запросов запрещает дальней шее распространение сигнала в центральной шине 15 разрешени  прерывани  и производит его трансл цию в пе риферийную шину 21 разрешени  прерьшани . Допустим, что источником сигнала Запрос прерывани , поступившим в анализатор (1) запросов,  вл етс  один из группы блоков 5, ввода-вывода , подключенных к другому коммутатору 9, В этом случае к моменту записи в регистр (184) запросов передачи на его соответствующем информационном входе сохран етс  уровень логического О (отсутствие сигнала Запрос прерывани ). Поэтому соответствующий триггер устанавливаетс  в состо ние логического О и в этом случае сигнал Разрешение прерывани  проходит на соответствующую линию выходной шины первого блока (182) передатчиков, В результате периферийный анализатор 6 осуществл ет трансл цию сигнала разрешени  прерывани  к следующему периферийному анализатору (6) запросов. Число лини в соответствующих шинах анализатора 6, разр дность регистра 184 запросов прерывани , число приемников, передатчиков и элементарных коммутаторов в блоках 180, 182 или 183 и 181 соответственно равны числу уровней приоритетов в предлагаемой системе , В блоке (10) реконфигурации (фиг,2) перва  26 и втора  27 сравнени  вьшолнены на основе одноразр дного посто нного запоминающего устройства, адресные входы 65 и 70 которых соединены с адресными лини ми информационно-управл ющих шин 12 и 23 соответственно. Каждому устройству 5 и 11 и каждому блоку 4 пам ти в схеме (26) сравнени  отводитс  соответствующа   чейка, логическа  единица заноситс  аппаратно (путем прожигани  плавких перемычек)только в те  чейки, которым соответствуют устройства и блоки пам ти, принадлежащие периферийной секции канала. Аналогично, схема (27) сравнени  настраиваетс  на адресные зоны центрального и всех других периферийных каналов. Установка схемы в исходное состо ние производитс  под действием исходных состо ний всех линий информационно-управл ющих шин 12 и 23 - низкие уровни на входах R первого 28, второго 29, третьего 30и четвертого 31 триггеров и сброс п того триггера 32 сигналом Подготовка (69), который поступает от процессора по шине 12 при запуске в работу системы . Настройка блока 10 на режим работы производитс  аппаратно с помощью первого 33, второго 34 и третьего 35 переключателей, Рассмотрим работу блока (10) реконфигурации в режиме РЕЖ1, Предположим , что одно из устройств центрального канала обращаетс  к одному из устройств периферийного канала, Задатчик устанавливает на шине 12 адрес исполнител  (65), По данному адресу в схему 26 заноситс  логическа  единица, поэтому на ее выходе F по вл етс  высокий зфовень, а на выходе шестого элемента НЕ 60 - низкий уровень, В результате на выходе первого элемента 2И-ИЛИ 36 и информационном входе триггера 28 формируетс  низкий уровень. Через некоторое врем  задатчик сопровождает адрес устройства низким уровнем з правл ющего сигнала СХЗ (67), На выходе второго элемента НЕ 56 по вл етс  высокий уровень, который снимает низкий уровень на входе R триггера 28, запускаетс  третий элемейт 52 задержки. Через врем , отрабатываемое элементом 52 и достаточное дл  подготовки достоверной информации на входе триггера 28, производитс  запись в триггер 28 - высокий уровень на его динамическом входе С. В рассматриваемом случае состо ние трйггера 2Ьне измен етс  и через блоки 7 и 8 элементов- запрета, а следовательно , и через коммутатор 9 произво дитс  обмен информацией между -задатчиком и исполнителем. Если же задатчик производит обращение к зоне адресов своего канала (например, к блоку 2), то триггер 28 переходит в состо ние логической единицы и через блоки 7 и 8 запреща1етс  передача сигналов межд,у цент ральным и периферийным каналами низкий уровень на выходе четвертого элемента ИЛИ 41 и шине (1В) запрета . -В результате ресурсы периферийного канала могут быть использованы другими устройствами. Заканчива  обмен с исполнителем, задатчик сбрасывает сигнал СХЗ (67) и сигнал Зан то (66). В результате на выходе второго элемента НЕ 56 по вл етс  низкий .уровень, который сбрасывает триггер 28 и блок 10 возвращаетс  в исходное состо ние. Аналогична работа блока 10, в .режиме РЕЖ1, если задатчиком  вл етс  устройство периферийного канала. Линии адреса (70), лини  Зан то (71) и лини  СХЗ (72) анализируютс  второй схемой 27 сравнени , элемента ми НЕ 59 и 58 соответственно. Функциональные назначени  седьмого элемента НЕ 61, п того элемента (54) задержки, второго элемента 2И-ИЖ 37, второго переключател  34 и третьего триггера 30 соответствуют рассмотренным элементам 60, 52, 36, 33 ,и 28 соответственно. Рассмотрим работу блока 10 в процессе обмена информацией межр,у- задат чиком и исполнителем в режиме РЕЖ25 при котором переключатель 33 подключает к первому входу элемента ИЛИ 4 выход Q п того триггера 32, В резуль тате на шине 18 формируетс  низкий уровень, запрещающий трансл цию сигналов через блоки 7 и 8, Логическа  св зь между центральным и периферийным каналами восстанавливаетс  (разрешаетс  трансл ци  сигналов между ними) либо при обращении устройства центрального канала к устройству периферийного канала, либо прн выполнении устройством периферийного , канала операции Прерывание. В первом случае взводитс  триггер 28 при Формировании задатчиком на шине 12 1 2.30 адреса исполнител  (65) и сигнал СХЗ (67) , В режиме РЕЖ2 на вход дес того элемента НЕ 64 поступает от третьего переключател  35 низкий уровень. Сигнал с выхода Q триггера 28 поступает на первый вход второго элемента И 44. Если задатчик на игане 23 освободил ее, сбросив сигнал Зан то (71), исполнитель на шине 23 освободил ее информационную часть - сигнал (73) - и не подготовил следзтощий задатчик - отсутствует сигнал ПВБ (74), то на выходе Элемента И 44 формируетс  низкий уровень. Этот низкий уровень поступает на первый вход третьего элемента И 45,, что запрещает выбор следующего задатчика, и на первый вход второго элемента ИЛИ 39, высокий уровень на выходе которого запускает четвертьш элемент (53) задержки . После времени, отрабатываемого элементом 53, на его выходе по вл етс  высокий уровень, поступающий на второй вход четвертого элемента И 46 и разрешающий анализ его второго входа. Если блоку 10 удалось запретить выбор следующего задатчика (высокий уровб;нь на выходе Q второго триггера 29), то на выходе элемента И 46 формируетс  высокий уровень, что вызывает перевод триггера 32 в состо ние логической единицы , В результате на шине 18 формируетс  высокий у1эовень и логическа  св зь между центральным и периферийным каналами восстанавливаетс . После сброса.задатчиком сигнала СХЗ ( 67)схема переходит в исходное состо ние , под действием низкого уровн  на выходе п того элемента ИЛИ 42, Если устройство периферийного канала отрабатывает операцию прерывани , оно формирует низкий уровень сигнала Прерывание (75), что вызывает приход на входы первого элемента И 43 и п того элемента ИЛИ 42 высокого уровн  с выхода третьего элемента НЕ 57, Низкий уровень на входе R триггера 32 снимаетс , а низкий уровень на выходе элемента И 43, по вл етс  при соблюдении дополнительных усло-i ВИЙ - сброс задатчиком сигнала Зан то (66) и исполнителем сигнала СХИ ( 68)на шине 12, При соблюдении этих условий триггер 32 взводитс , а после завершени  операции прерывани  переходит в К1сходное состо ние под дей311

ствием высокого уровн  сигнала Прерывание (75) в шине 23.

Дл  полного описани  работы блока 10 рассмотрим его функционирование при трансл ции и формировании сигналов разрешени  пр мого доступа. Триггер 29 в РЕЖ1 всегда находитс  в состо нии логического нул , и низкий уровень с его выхода Q поступает на первый вход третьего элемента ИЛИ 40 и разрешает его работу по второму входу. Совокупность второго элемента 51 задержки, четвертого триггера 31, п того 47 и шестого 48 элементов И представл ет собой одноразр дный периферийньй анализатор 6 запросов. Восьмой 62 и дев тый 63 элементы НЕ  вл ютс  приемником и передатчиком сигнала запроса пр мого доступа. В исходном состо нии в шине 16 поддерживаетс  низкий уровень

В функциональном плане работа рассматриваемой части блока 10 в РЕЖ1 не отличаетс  от работы периферийного анализатора запросов 6. Если источником сигнала запроса пр мого доступа  вл етс  устройство на шине 25, то низкий уровень передаетс  на шину 14, на что анализатор запросов центрального канала отвечает высоким уровнем сигнала (16). На выходе Q триггера (31) формируетс  высокий уровень, который переводит шину

24в состо ние логической единицы. Если же с приходом высокого уровн  на шину 16 на выходе седьмого элемента И 49 низкий уровень, то высокий уровень формируетс  на продолжении центральной шины 16. разрешени  прерывани .

. В РЕЖ 2 исходное состо ние . Сигнал запроса прерывани  с шины

25теперь не транслируетс  в шину

14, а поступает на второй вход эле-мента И 45, на входе которого поддерживаетс  высокий уровень, если нет обращени  устройств из .центрального канала в периферийный канал . Если в шине 23 сброшен сигнал ПВБ (74) - разрешение проведени  арбитража (см.описание работы анализатора : запросов), на выходе элемента И 45 формируетс  высокий уровень . На установочном входе R триггера 29 поддерживаетс  высокий уровень , что разрешает его работу. После задержки, отрабатьшаемой первым

4232

элементом 50 задержки, высокий уровень по вл етс  на динамическом вхо С триггера 29, который переходит в состо ние логической единицы. В результате на шине 24 формируетс  высокий уровень, а с выхода Q низкий уровень запрещает обращение устройс через блок 10, т.е. в ответ на запрос пр мого доступа блок 10 отвечает сигналом разрешени  пр мого доступа . Устройство - источник запроса в ответ сбрасывает низкий уровень в шине 25 и устанавливает сигнал ПВБ (низкий уровень 74). Триггер 29 сбрасываетс , сигнал на шине 24 становитс  низким (отсутствие сигнала), и схема переходит в исходное состо ние . В РЕЖ2 сигнал разрешени  передачи в шине 16 всегда передаетс  блоком 10 на ее продолжение.

Claims (1)

1. Многоканальна  система управлени  распределением ресурсов в. вычислительном комплексе, центральный канал которой содержит блок пам ти, анализатор запросов, группу блоков ввода-вывода, а каждый периферийньй канал содержит периферийньй анализатор запросов, двунаправленньй коммутатор , группу блоков ввода-вывода, устройство пр мого доступа, причем выход разрешени  прерывани  Каждого предьщущего блока ввода-вывода каждой группы соединен с входом разрешени  прерывани  каждого последующего блока ввода-вывода той же группы , выход разрешени  прер ывани  анализатора запросов центрального канала соединен с входом первого блока ввода-вывода группы центрального канала, а выход разрешени  прерывани  последнего блока ввода-вывода группы центрального канала соединен с входом разрешени  прерывани  анализатора запросов первого периферийного канала, выход разрешени  прерывани  анализатора запросов каждого предьщущего периферийного канала . соединен с входом разрешени - прерывани  анализатора запросов каждого последующего периферийного канала, вход-выход анализатора запросов каждого периферийного канала соединены с входом-выходом двунаправленного коммутатора этого же канала, вход . запросов прерывани  которого соединен с выходами запросов прерывани  блоков ввода-вывода группы своего канала, выходы запросов прерывани  двунаправленных коммутаторов всех периферийных каналов объединены с выходами запросов прерывани  блоков ввода-вывода центрального канала и соединены с входом запросов прерывани  анализатора запросов центрального канала, информационно-управл ющие входы-выходы блоков вводавывода центрального канала, анализатора запросов центрального канала и блока пам ти центрального канала объединены центральной информационноуправл ющей шиной, информационноуправл ющие входы-выходы блоков ввода-вывода каждого периферийного канала объединены соответствующей периферийной информационно-управл ющей щиной, отличающа с  тем, что, с целью повьшени  коэффициента использовани  оборудова.ни  и надежности системы за счет отключени  отказавшего канала от других работоспособных каналов, в ка сдый периферийньй канал системы введены блок пам ти, блок реконфигурации, первый и второй блоки элементов запрета , причем выход разрешени  пр мого доступа анализатора запросов центрального канала соединен с входом разрешени  пр мого доступа блока реконфигурации периферийного канала, вькод разрешени  пр мого доступа бло ка реконфигурации каждого предыдущего периферийного канала соединен с входом разрешени  пр мого доступа блока реконфигурации каждого последующего периферийного канала., вход запроса пр мого доступа анализатора запросов центрального канала соедине с выходами запроса пр мого доступа блоков реконфигурации периферийных каналов, центральные информационноуправл ющие входы блоков реконфигурации и центральные информационно-управл юшзие входы-выходы первых блоков элементов запрета периферийных каналов подсоединены к центральной информационно-управл ющей шине, периферийный , информационно-управл юшрй вход блока реконфигурации, периферийный информационно-управл ющий вход-выход второго блока элементов запрета и информационно-управл ющие входы-выходы устройства пр мого доступа и блока пам ти каждого периферийного канала подсоединены к периферийной информационно-управл ющей шине, выход разрешени  прерывани  двунаправленного коммутатора каждого периферийнЬго канала соединен с входом разрешени  прерьгеани  устройства пр мого доступа этого же канала, выход разрешени  прерывани  которого соединен с входом разрешени  прерьшани  первого блока ввода-вывода этого периферийного канала, выход запроса прерывани  устройства пр мого доступа каждого периферийного канала подсоединен к входу запроса прерывани  двунаправленного коммутатора этого же канала, вход разрешени  пр мого доступа и выход запроса пр мого доступа устройства пр мого доступа каждого периферийного канала соединены с периферийным выходом разрешени  пр мого доступа и ВХОДОМ запроса пр мого доступа блока реконфигурации этого же канала соответственно, выход запрета которого соединен с входами запрета первого и второго блоков элементов запрета этого же канала, первьй и второй информационно-управл ющие входы-выходы которых соединены с первым и вторым информационно-управл ющими входами-выходами двунаправленного коммутатора этого периферийного канала.

2,Система поп,1,о т л и ч а   с   тем, что блок реконфигурации каждого периферийного канала содержит две схемы сравнени , п ть триггеров, три переключател , два элемента 2H-IfflH, п ть элементов ИЛИ, семь элементов И, п ть элементов задержки, дес ть элементов НЕ, причем центральный информационно-управл ющий вход блока соединен с входами первой схемы сравнени  первого и второго элементов НЕ, первого элемента И и первым входом первогогэлемента ИЖ, периферийный информационно-управл ющий вход блока соединен с входами второй схемы сравнени  с третьего по п тый элементов НЕ и второго элемента И, выход первой схемы сравнени  соединен непосредственно и через шестой элемент НЕ соответственно с первым и вторым входами первого элемента 2И-ШШ, выход которого соединен с первым входом первого триггера, выход которого соединен с первым входом первого переключател

и через второй элемент И с первыми входами второго элемента ИЛИ и тре- тьего элемента И, выход которого через первый элемент задержки соединен с первым входом второго триггера , выходы которого соединены с первыми входами соответственно третьего элемента ИЛИ и четвертого элемента И, выход второй схемы сравнени  соединен непосредственно и через седьмой элемент НЕ соответственно с первым и вторьм входами второго элемента 2И-ИЛИ, выход которого соединен с первым входом третьего триггера , выход которого через соединенные последовательно второй переключатель и четвертый элемент ИЛИ соединен с выходом запрета блока, вход разрешени  пр мого доступа которого соединен с первьм входом четвертого триггера и через второй элемент задержки с первыми входами п того и шестого элементов И, вторые входы . которых соединены с выходами четвертого триггера, а выходы соответственно - с выходом разрешени  пр мого доступа блока и вторым входом третьего элемента ИЛИ, выход которого соединен с периферийным выходом разрешени  пр мого доступа блока, вход запроса пр мого доступа которого через восьмой элемент НЕ соединен с вторым входом третьего элемента И и первым входом седьмого элемента И, пр мой и инверсный выходы которого соединены соответственно с вторым входом четвертого триггера и через

дев тый элемент НЕ с выходом запроса пр мого и четвертым входом третьего элемента И доступа блока, выход

третьего переключател  соединен с J третьими входами первого и второго элементов 2И-ИЛИ, вторым входом седьмого элемента И и через дес тый элемент НЕ с четвертыми входами эле .ментов 2И-ИЛИ, выходы первого и чет10 вертого элементов НЕ соединены с

вторыми входами соответственно перIвого и третьего триггеров, выход второго элемента НЕ соединен с входом п того элемента ШШ и через

15 третий элемент задержки с третьим входом первого триггера, выход третьего элемента НЕ через п тьй элемент ИЛИ и первый элемент И соединен соответственно с первым входом п то20 го триггера и вторым входом второго элемента ИЛИ, выход которого через четвертый элемент задержки соединен с вторым входом четвертого элемента И, выход которого соединен с вто5 рым входом п того триггера, выход которого соединен с вторым входом ; первого переключател ; выход которого соединен с входом четвертого элемента ИЛИ, периферийный ннформацион0 но-управл ющий вход блока соединен с третьим входом третьего элемента И и вторым входом первого элемента ИЛИ, выход которого соединен с вторым входом триггера, выход п того J элемента НЕ через п тый элемент за:держки соединен с третьим входом третьего триггера.

RG 84

36

&

iS

d &

f6

9S

Фиг.З

L «

77 SB B2

a

a

$

Z n

je

i

ZIc

13 /4 f6

11

16

IZS

116

119

к

PC

HI

s,

it

Kt

f3

22