SU1432503A2 - Modulo three adder - Google Patents

Modulo three adder Download PDF

Info

Publication number
SU1432503A2
SU1432503A2 SU864144102A SU4144102A SU1432503A2 SU 1432503 A2 SU1432503 A2 SU 1432503A2 SU 864144102 A SU864144102 A SU 864144102A SU 4144102 A SU4144102 A SU 4144102A SU 1432503 A2 SU1432503 A2 SU 1432503A2
Authority
SU
USSR - Soviet Union
Prior art keywords
elements
modulo
code
inputs
adder
Prior art date
Application number
SU864144102A
Other languages
Russian (ru)
Inventor
Олег Николаевич Музыченко
Original Assignee
Войсковая часть 31303
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Войсковая часть 31303 filed Critical Войсковая часть 31303
Priority to SU864144102A priority Critical patent/SU1432503A2/en
Application granted granted Critical
Publication of SU1432503A2 publication Critical patent/SU1432503A2/en

Links

Landscapes

  • Error Detection And Correction (AREA)

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано при построении систем передачи и переработки дискретной информации. Цель изобретени  - расширение области применени  сумматора за счет возможности .использовани  неприведенных значений операндов. Сумматор по модулю три содерлсит элемент И 1, элемент ШШ-НЕ 2, элемент сложени  по модулю два 3, элемент И 4,элемент ИПИ-НЕ 5, элемент сложени  по модулю два 6, элементы И 7-10, элементы 1-ШИ 11, 12, элементы И 13, 14. На элементах 1-3 формируетс  унитарный код числа единиц на входах а7 и Ь7, а на элементах 4-6 - унитарный код числа единиц на входах а и Ь . Элементы И 7, 8, 13 и элемент ИЛИ 11 по двум унитарным кодам формируют первый (младший) разр д выходного кода, а элементы И 9, 10, 14 и элемент ИЛИ 12 по двум унитарным кодам формируют второй (старший) разр д выходного кода. 1 ил., 1 табл. (ЛThe invention relates to computing and can be used in the construction of systems for the transmission and processing of discrete information. The purpose of the invention is to expand the scope of the adder due to the possibility of using the non-reduced values of the operands. A modulo-three adder contains an element AND 1, an element ШШ-НЕ 2, an element for adding modulo two 3, an element И 4, an element ИПИ-НЕ 5, an element for adding modulo two 6, elements И 7-10, elements 1-ШИ 11 , 12, elements And 13, 14. On elements 1-3, a unitary code of the number of units at inputs a7 and b7 is formed, and at elements 4-6 a unitary code of the number of units at inputs a and b is formed. The elements AND 7, 8, 13 and the element OR 11 form two first unitary codes for the first (junior) bit of the output code, and elements AND 9, 10, 14 and the element OR 12 form two units of the second unit code for the second (senior) code . 1 ill., 1 tab. (L

Description

УHave

ОдOd

ю елyou ate

соwith

1Ч1H

; Изобретение относитс  к вычисли- т ельной технике, может быть использовано при построении систем передачи и переработки дискретной информации и  вл етс  усовершенствованием изобретени  по авт.св. № 1381488.; The invention relates to computing technology, can be used in the construction of systems for the transmission and processing of discrete information and is an improvement of the invention according to the author. No. 1381488.

Цель изобретени  - расширение Области применени  за счет возможно- фти использовани  неприведенных значений операндов.The purpose of the invention is to expand the field of application due to the possibility of using the non-reduced values of the operands.

На чертеже изображена схема сум- натора по модулю три.The drawing shows the modulo three modulator diagram.

1 Сумматор по модулю три содержит элемент И 1,, элемент ИЛИ-НЕ 2, эле-. I leHT 3 сложени  по модулю два, эле- i-ieHT И 4, элемент ИЛИ-НЕ 5, элемент Б сложени  по модулю два, элементы И 7-10, элементы ИЛИ 11 и 12 и эле- sieHTbi И 13 и 14.1 The modulo-three adder contains the element AND 1 ,, the element OR-NOT 2, elect. I leHT 3 addition modulo two, Ele i-ieHT AND 4, element OR — NOT 5, element B addition modulo two, elements AND 7-10, elements OR 11 and 12, and ele sieHTbi AND 13 and 14.

Функционирование сумматора по мо дулщ три иллюстрируетс  таблицей, вThe operation of the adder in moderation three is illustrated by the table, in

О 1About 1

00000000

0010000100

0010010000100100

1one

0001010000010100

1 о о 01 о 11 о о 01 о 1

оabout

10001010 01010000 01010000 0100100010001010 01010000 01010000 01001000

1one

00100000010000

00 1 1 00 о о о00 1 1 00 о о о

о о 1about about 1

о 0,0 о оabout 0.0 about o

которой приведены выходные сигналы всех элементов схемы дл  всех значений входных сигналов.which shows the output signals of all circuit elements for all values of the input signals.

Claims (1)

Формула изобретени Invention Formula Сумматор по модулю три по авт.св. № 1381488, отличаю щи йенModulo three for auth. No. 1381488, I have a great yen 0 тем, что, с целью расширени  области применени  за счет возможности использовани  неприведенных значений операндов , в него введены седьмой и восьмой элементы И, причем входы0 by the fact that, in order to expand the scope of application due to the possibility of using the non-reduced values of the operands, the seventh and eighth And elements are entered into it, and the inputs 5 седьмого элемента И соединены соответственно с выходами первого элемента И и второго элемента сложени  по модулю два, входы восьмого элемента И соединены соответственно с дами первого элемента сложени  по модулю два и второго элемента И, выходы седьмого и восьмого элементов И соединены с входами соответственно первого и второго элементов ИЛИ.5 of the seventh element And are connected respectively to the outputs of the first element And the second element of addition modulo two, the inputs of the eighth element And are connected respectively with the first element of the addition of the modulo two and the second element And, the outputs of the seventh and eighth elements And are connected to the inputs of the first and the second element OR. 000000 оabout 14325031432503 4.four. ; Продолжение таблицы .; Table continuation .
SU864144102A 1986-11-04 1986-11-04 Modulo three adder SU1432503A2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU864144102A SU1432503A2 (en) 1986-11-04 1986-11-04 Modulo three adder

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU864144102A SU1432503A2 (en) 1986-11-04 1986-11-04 Modulo three adder

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
SU1381488 Addition

Publications (1)

Publication Number Publication Date
SU1432503A2 true SU1432503A2 (en) 1988-10-23

Family

ID=21266358

Family Applications (1)

Application Number Title Priority Date Filing Date
SU864144102A SU1432503A2 (en) 1986-11-04 1986-11-04 Modulo three adder

Country Status (1)

Country Link
SU (1) SU1432503A2 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2703676C1 (en) * 2019-03-11 2019-10-21 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Modulo three adder

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Авторское свидетельство СССР К 1381488, кл. G 06 F 7/49,26,.03.86. *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2703676C1 (en) * 2019-03-11 2019-10-21 федеральное государственное бюджетное образовательное учреждение высшего образования "Ульяновский государственный технический университет" Modulo three adder

Similar Documents

Publication Publication Date Title
JPS5650439A (en) Binary multiplier cell circuit
SU1432503A2 (en) Modulo three adder
EP0238091A3 (en) Logic circuit
RU1795452C (en) Modulo-three adder
SU1401452A1 (en) Modulo three adder
SU1397898A1 (en) Arithmetic/logical module
SU710042A1 (en) Coincidence-type adder
SU1667054A1 (en) Modulo three adder-multiplier
SU1472896A1 (en) Multifunctional logic module
SU1584107A2 (en) Code converter
SU1501034A1 (en) Multiple-function logical module
SU686146A1 (en) Multifunction logic element
SU1388850A1 (en) Device for modulo p addition and subtraction of numbers
SU1656521A1 (en) Multifunctional logical module
SU1172019A1 (en) Four-bit binary code-to-binary-coded decimal code converter
KR880000857A (en) Booth Conversion Circuit
SU1374216A1 (en) Four-input one-digit adder
SU1437853A1 (en) Homogeneous medium cell
SU1206960A1 (en) Binary code-to-binary-coded decimal code converter
FR2331205A1 (en) Parallel cascade A:D converter system - generates series data word representing applied analogue signal and uses nonlinear transfer function
JPS5518706A (en) Parallel adder circuit
RU2037268C1 (en) Binary-coded-decimal-code-8-4-2-1-to-code-5-4-2-1 converter
SU1160400A1 (en) One-digit quaternary adder
RU1828555C (en) Computing device
SU1446694A1 (en) Binary-to-straight septisegment code converter