SU1429170A1 - Memory cell - Google Patents

Memory cell Download PDF

Info

Publication number
SU1429170A1
SU1429170A1 SU854000667A SU4000667A SU1429170A1 SU 1429170 A1 SU1429170 A1 SU 1429170A1 SU 854000667 A SU854000667 A SU 854000667A SU 4000667 A SU4000667 A SU 4000667A SU 1429170 A1 SU1429170 A1 SU 1429170A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
memory cell
flip
flop
output
Prior art date
Application number
SU854000667A
Other languages
Russian (ru)
Inventor
Александр Захарович Подколзин
Надежда Алексеевна Подколзина
Original Assignee
ЛГУ им.А.А.Жданова
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ЛГУ им.А.А.Жданова filed Critical ЛГУ им.А.А.Жданова
Priority to SU854000667A priority Critical patent/SU1429170A1/en
Application granted granted Critical
Publication of SU1429170A1 publication Critical patent/SU1429170A1/en

Links

Landscapes

  • Static Random-Access Memory (AREA)

Abstract

Изобретение относитс  к цифровой технике и может быть использовано в вычислительной технике в цифровых системах управлени . Целью изобретени   вл етс  повышение быстродействи  устройства.. Поставленна  цель достигаетс  за счет введени  элементов И 3, 4 и РШИ 5, что позвол ет обеспечить запись-считьшание информации в каждый такт работы устройства . 1 ил.The invention relates to digital technology and can be used in computing in digital control systems. The aim of the invention is to increase the speed of the device. The goal is achieved by introducing the elements of AND 3, 4 and RSHI 5, which allows you to record information in each step of the device. 1 il.

Description

Изобретение относитс  к цифровой технике и может быть использовано в вычислительной технике в цифровых ;системах управлени .The invention relates to digital technology and can be used in computing in digital; control systems.

Целью изобретени   вл етс  повышение быстродействи   чейки пам тиThe aim of the invention is to increase the speed of the memory cell.

На чертеже приведена схема  чейк пам ти,The drawing shows the memory check scheme,

i Ячейка пам ти содержит первый и второй D-триггеры 1 и 2, первый 3 и второй 4 элементы И, элемент ИЛИ 5, информационный вход 6, синхровходы 7 и 8 и информаид онный выход 9. I Ячейка пам ти работает следующим Ьбразом.i The memory cell contains the first and second D-triggers 1 and 2, the first 3 and second 4 elements AND, the element OR 5, the information input 6, the synchronous inputs 7 and 8 and the information-related output 9. I The memory cell operates as follows.

I На вход 6  чейки пам ти подаетс  Информационный сигнал, который пост на входы D-триггеров. По перво синхронизирующему сигналу на входе |7 информаци  записьшаетс  в D-тригг |l. Следующий информационный сигнал записьшаетс  в D-триггер 2 вторым ;инхросигналом, который одновременн :читывает предьщущую информацию че- )ез элементы И 3 и ИЛИ 5. Следующа  информаци  считьшаетс  первым синхросигналом через элементы И 4 и ЩШ 5 Далее процесс записи информации и ее считывание повтор ютс .I An input signal is fed to the 6th memory location, which is a post to the inputs of D-flip-flops. On the first sync signal at input | 7, the information is written to the D-flip | l. The following information signal is recorded in the D-flip-flop 2 by a second; input signal that simultaneously reads the pre-existing information through the AND 3 and OR 5 elements. The following information is read by the first sync signal through the AND 4 and 5SH elements 5 Then the process of recording the information and reading it is repeated are.

Таким образом, за счет введени  элементов И и ИЛИ в  чейку пам ти обеспечиваетс  запись-считываниеThus, by inserting the AND and OR elements into the memory cell, the read / write

00

5five

0 0

5five

00

информации в каждый такт работы  чейки пам ти, что приводит к увеличению ее быстродействи „information in each clock cycle of the memory cell, which leads to an increase in its speed "

Claims (1)

Формула изобретени ,Invention Formula Ячейка пам ти, содержаща  первый и второй D-триггеры, первый вход первого D-триггера  вл етс  информационным входом  чейки пам ти, второй вход первого D-триггера - первым синхро- входом  чейки пам ти, о т л и ч а ю - щ а   с   тем, что, с целью повьшени  быстродействи , в нее введены первый и второй элементы И и элемент ИЛИ, выход первого D-триггера соединен с первым входом первого элемента И, выход которого подключен к первому входу элемента ИЛИ, выход второго D-триггера соединен с первьм входом второго элемента И, выход которого соединен с вторым входом элемента ИЛИ, второй вход первого D-триггера соединен с вторым входом второго элемента И и  вл етс  первым входом синхронизации  чейки пам ти, второй вход второго D-триггера соединен с вторым входом первого элемента И и  вл етс  вторым входом синхронизации устройства, выход элемента ИЛИ  вл етс  информационным выходом  чейки пам ти.The memory cell containing the first and second D-flip-flops, the first input of the first D-flip-flop is the information input of the memory cell, the second input of the first D-flip-flop is the first sync input of the memory cell, and and so that, in order to improve the speed, the first and second elements AND and the OR element are entered into it, the output of the first D-flip-flop is connected to the first input of the first AND element, the output of which is connected to the first input of the OR element, the output of the second D-trigger connected to the first input of the second element And, the output of which is connected to the second the OR element, the second input of the first D-flip-flop is connected to the second input of the second And element, and is the first sync input of the memory cell, the second input of the second D-flip-flop is connected to the second input of the first And element, and is the second sync input of the device; OR is the information output of a memory location.
SU854000667A 1985-12-29 1985-12-29 Memory cell SU1429170A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU854000667A SU1429170A1 (en) 1985-12-29 1985-12-29 Memory cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU854000667A SU1429170A1 (en) 1985-12-29 1985-12-29 Memory cell

Publications (1)

Publication Number Publication Date
SU1429170A1 true SU1429170A1 (en) 1988-10-07

Family

ID=21213868

Family Applications (1)

Application Number Title Priority Date Filing Date
SU854000667A SU1429170A1 (en) 1985-12-29 1985-12-29 Memory cell

Country Status (1)

Country Link
SU (1) SU1429170A1 (en)

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Дроздов Е.А. и др. Электронные цифровые вычислительные машины. - М.: Воениздат, 1968, с. 230. Алексенко А.Г. и др. Микросхемотехника. - М.: Радио и св зь, 1982, с. 188, рис. 4.256. *

Similar Documents

Publication Publication Date Title
SU1429170A1 (en) Memory cell
SU603136A1 (en) Device for synchronization of asynchronous pulses at information recording and reading-out
SU1305776A1 (en) Storage with sequential writing and reading
EP0254065A3 (en) Address multiplex type semi-conductor memory
JPS58147812A (en) Data recording system
SU1392594A1 (en) Single-bit stack
SU1553982A1 (en) Buffer memory device
SU517166A1 (en) -Rich counter on ferrite transistor cells
SU564723A1 (en) Device for selecting information channels
SU1539837A2 (en) Device for checking errors of magnetic recording/playback of digital information
SU1238091A1 (en) Information output device
SU1367041A1 (en) Read-only memory
SU1094050A1 (en) Device for reproducing magnetic record
SU983748A1 (en) Information measuring device
SU1325565A1 (en) Buffer memory
SU1282107A1 (en) Information input device
SU1472912A1 (en) Data input unit
SU642878A1 (en) Arrangement for selecting video signal of complex predetermined shape
SU1228106A1 (en) Device for checking sensed information
JPS5514593A (en) Error detection system in digital type recording and reproducing unit
SU1317486A1 (en) Device for checking memory blocks
SU1287237A1 (en) Buffer storage
SU1361632A1 (en) Buffer memory
SU1510006A1 (en) Device for checking digital magnetic recording/playback channel
SU866577A2 (en) Analogue storage