SU1425832A1 - Преобразователь угла поворота вала в код - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  св зи аналоговых источников информации с цифровым вычислительным устройством. С целью уменьшени  динамической погрешности путем уменьшени  времени переходных процессов при отработке рассогласований в преобразователь угла поворота вала в код, содержапщй си- нусно-косинусньй вращающийс  трансформатор (СКВТ), четыре цифроаналоговьгх преобразовател  (ЦАП), два аналоговых сумматора, 1Ц1фровой сумматор, реверсивный счётчик, делитель напр жени , два блока функционального преобразовани  кодов, два формировател  питающих напр жений, компаратор, блок выделени  модул , блок преобразовани  напр жени  в частоту, генератор импульсов, делитель частоты, введены п тьш ЦАП, два интегратора, два элемента выборки - хранени  и блок , управлени . Из сигналов делител  частоты формирователи вырабатывают напр жени , питающие СКВТ. В цифровом сумматоре, блоках функционального преобразовани  кодов, трех ЦАП и одном сумматоре вырабатываетс  компенсационное напр жение, которое на другом сумматоре сравниваетс  с выходным сигналом СКВТ. Рассогласование по фазе сравниваемых напр жений устран етс  путем изменени  кода в реверсивном счетчике, а рассогласование по амплитуде - путем изменени  коэффициента передачи делител  напрйженй . 1 3.п.ф-лы, 1 ил, с 4 ГО 01 00 со to

Description

Изобретение относитс  к автоматике и вычислительной технике и может . быть использовано дл  св зи аналого- источников информации с цифровым вычислительным устройством,

Цель изобретени  - уменьшение ди- намической погрешности преобразовател  путем уменьшени  времени переходных процессов при отработке рас- Согласований.

; На чертеже представлена структурна  схема преобразовател .

Преобразователь содержит синусно- косинусный вращаюЕЩЙс  трансформатор ;(СКВТ) 1, аналоговые сумматоры 2 и 3 эцифроаналоговые преобразователи (ЦАП 4 и 5, интеграторы 6 и 7, компаратор 8, блок 9 преобразовани  напр жени  в частоту, реверсивньй счетчик 10, генератор 11 импульсов, делитель 12 частоты, цифровой сумматор 13, блоки 14 и 15 функционального преобразовани  кодов, формирователи 16 и 17 питающих напр жений, ЦАП 18-20, делитель 21 напр жени , элементы 22 ;и 23 выборки - хранени , блок 24 вы- ;Делени  модул , блок 25 з правлени а |Влок 25 управлени  содержит счетчик 26, элемент И 27, инвертор 28, фор- шpoвaтeль 29 импульсов и элемент lOTi-HE 30.

Преобразователь угла поворота на- ла и код работает следующим образомо

От генератора 11 импульсы посту- - ают- на делитель 12 частоты Значени разр дов делител  12 частоты подаютс  на входы формирователей 16 и 17 синусоидальных «напр жений питани , |соторые подаютс  на входы СКВТ 1 .

Компенсационное напр жение, посту иающее на вход аналогового сумматора 2 со сдвигом фазы, задаваемым кодом реверсивного счетчика 10, формируетс  грубо-точным способом. Формиррва- ние синусоидального сигнала со сдви гом фазы в преде/iax п старших разр дов реверсивного счетчика 10 осуществл етс  путем И, сложени  с выходами разр дов делител  12 частоты в сумматоре 13. Выходной код сумматора 13, представл ющий собой линейно измен ющийс  код со сдвигом фазы относительно выходного кода делител  1 частоты на величину, задаваемую кодо п старших разр дов реверсивного счет чика 10, преобразуетс  блокаь и 14 и в коды синуса и косинуса. Блоки 14 SS 15 представл ют собой блоки пос.то

 нной пам ти с прошивкой функций синуса и косинуса. ЦАП 18 и 19 преобразуют выходные коды блоков 14 и 15 в напр жение. На выходах ЦАП 18 и 19 формируютс  напр жени , аппроксимирующие синусоидальные и косинусоидаль- ные функции выходных кодов сумматора 13 со сдвигом фаз относительно выходных сигналов формирователей 16 и 17 синусоидальных напр жений на величину , задаваемую грубо кодом старпгах п разр дов реверсивного счётчика 10. Фазовый сдвиг выходного сигнала ЦАП 18 в пределах кванта выходного кода сзжматора 13 осуществл етс  путем его суммировани  в аналоговом сумматоре 3 с выходным сигналом ЦАП 19, промодулированным по амгшитуде в ЦАП 20 кодом m млацпшх разр дов реверсивного счетчика 10. Согласование величин сдвигов фаз, задаваемых кодами младших и старших разр дов реверсивного счетчика 10, осуществл етс  при помощи задани  коэффициентов суммиро- вани  в аналоговом сумматоре 3 выходных напр жений ЦАП 18 и 20.

Сформированное компенсащ-юнное напр жение с выхода аналогового сумматора 3 через управл емый делитель 21 напр жени  и выходное напр жение СКВТ 1 подаютс  на входы аналогового сумматора 2.. .

Дл  .малых значений разбалансов фаз ,щ и амплитуд U, соответствующих основному режиму работы преобразовател  угла повороти вала в код, выходной сигнал .сулкатора 2 на основной частоте СЭ можно представить выражением

и.: UCaUsinot + 6.i|cosut).

Выходное напр жение аналогового сумматора 2 умножаетс  в ЦАП 4 и 5 на коды косинуса и синуса, сформированные в блоках 15 и 14 соответственно . Выходные сигналы ЦАП 4 и 5 интег- i рируютс  в течение периода Т -г- в

ш

интеграторах 6 и 7 сооветственно. Выходные напр жени  интеграторов 6 и 7 в момент времени Т после начала интегрировани  пропорциональны соответ- ственно разности фаз ucf и разбалансу амплитуд ьи между выходным напр жением СКВТ 1 и компенсирующим напр жением с выхода делител  21.

Временные режимы (циклы) работы интеграторов 6 и 7 элементов 22 и 23 выборки-хранени  задаютс  при по- мопщ блока 25 управлени . Один цикл преобразовани  задаетс  немногим больше времени одно1 о периода Т напр же-. НИИ питани  СКВТ 1 при помощи делени  частоты генератора 11 на 2 + 2 в делителе и его сброса выходным им- пульсом элемента И 27.

Управл ющий импульс элементов 22 и 23 выборки -хранени  вырабатывает злемен7 29 по переднему фронту импульсов П+1-ГО разр да делител  часто- ты. Импульс, управл ющий сбросом интеграторов 6 к 7, вырабатываетс  гфи ПОМОЯ1И элемента И и элемента ШШ-НЕ 30 из импульсов n+t-ro разр да делител  частоты и выходных импульсов элемента 29. Р1мпульсы сброса интегр а- торов 6 и 7 начинаютс  в моменты окончани  импульсов, управл ющих элементами 22 и 23 выборки-хранени , и

оканчиваютс  в моменты, когда начина- 25 етс  новый цикл делени  делител  частоты . Таким образом, в каждом цикле преобразовани  на выходе элементов 22 JH 23 выборки-хранени  выдел ютс  и хран тс  посто нные напр жени , и второго формирователей питающих на- порциональные соответственно величи- пр жений, выходы которых подключены

1. Преобразователь угла поворота вала в код, содержащий компаратор, генератор импульсов, выход которого подключен к входу делител  частоты, выходы разр дов делител  частоты подключены к первой группе входов цифрового сумматора и входам первого

преобразовани , то требуетс  автоматически регулировать ее до минимума. Минимизаци  разности амплитуд bU осуществл етс  при помощи след щей системы , состо щей из аналогового сумматора 2, ЦАП 5р интегратора 7, элемента 23 выборки-хранени  и управл емого делител  2 напр жени , путем преобразовани  величины разности амплитуд ли выходного напр жени  СКВТ 1 и компенсирующего напр жени  в про- пор1щокальное ему посто нное напр жение которое измен ет величину коэффициента передачи управл емого делител  21 напр жени , измен   таким образом амплитуду компенсирующего напр жени  до сведени  к нулю разности амплитуд..

Claims (1)

1. Преобразователь угла поворота вала в код, содержащий компаратор, генератор импульсов, выход которого подключен к входу делител  частоты, выходы разр дов делител  частоты подключены к первой группе входов цифрового сумматора и входам первого

нам фазового ЛСр и амплитудного U.U разбалансов выходного напр жени  СКВТ 1 и компенсирующего напр жени .

Информацию о разности сдвигов фаз выходного напр жени  СКВТ 1 и компен- сирующе.го напр жени , т.е. о разности углового положени  вала СКВТ 1 и выходного кода преобразовател , представленного кодом реверсивного счетчика 10, несет напр жение на выходе элемента 22 выборки-хранени , которое преобразуетс  компаратором 8 .в сигнал направлени  счета реверсив35

40

к входам синусно-косинусного вращающегос  трансформатора, вход компаратора соединен с входом блока выделени  модул , выход.которого подключен к входу блока преобразовани  напр жени  в частоту, выход которого и выход компаратора подключены соответственно к счетному и управл ющему входам реверсивного счетчика, выходы старших разр дов реверсивного счетчика под-, ключены к второй rpjTine входов цифрового сумматора, а выходы младших

50

разр дов - к Цифровым входам первого него счетчика 10, а блоком 24 выделе- цифроаналогового преобразовател , вы- ни  модул  напр жени  и блоком 9 пре- ходы цифрового сумматора подключены образовани  напр жени  в частоту - в последовательность счетных импульсов реверсивного счетчика. 10. Код реверсивного счетчика 10 измен етс  до сведени  к нулю разности фаз выходного напр жени  СКВТ 1 и компенсирующего напр жени .

Разность амплитуд uU выходного напр жени  СКВТ 1 и компенсирующего на- , .. ..

пр жени  не  вл етс  носителем инфор- рого цифроаналоговых преобраэовате- мации об угловом положении вала СКВТ лей подключены к входам первого ана- 1. Однако поскольку наличие разности логового сумматора, выход которого че- амгош уд uU приводит к погрешности рез делитель напр жени  подключен к

к входам первого и второго блоков функционального преобразовани  кодов, выходы которых подключены к входам соответственно второго, и третьего цифроаналоговых преобразователей, j выход третьего цифроаналогового пре-, образовател  подключен к аналоговому входу первого цифроаналогового преобразовател , выходы первого и вто

к входам синусно-косинусного вращающегос  трансформатора, вход компаратора соединен с входом блока выделени  модул , выход.которого подключен к входу блока преобразовани  напр жени  в частоту, выход которого и выход компаратора подключены соответственно к счетному и управл ющему входам реверсивного счетчика, выходы старших разр дов реверсивного счетчика под-, ключены к второй rpjTine входов цифрового сумматора, а выходы младших

разр дов - к Цифровым входам первого цифроаналогового преобразовател , вы- ходы цифрового сумматора подключены

, .. ..

рого цифроаналоговых преобраэовате- лей подключены к входам первого ана- логового сумматора, выход которого че- рез делитель напр жени  подключен к

к входам первого и второго блоков функционального преобразовани  кодов, выходы которых подключены к входам соответственно второго, и третьего цифроаналоговых преобразователей, j выход третьего цифроаналогового пре-, образовател  подключен к аналоговому входу первого цифроаналогового преобразовател , выходы первого и вто