SU1408531A1 - Аналого-цифровой преобразователь - Google Patents

Abstract

Изобретение относитс  к автоматике и вычислительной технике. Целью изобретени   вл етс  повышение динамической точности преобразовани . Аналого-цифровой преобразователь содержит блок 1 вычитани , блок 2 аналого-цифрового преобразовани  разности , два цифроаналоговых преобразовател  3 и 9, блок 4 анализа состо ни  процесса, блок 5 синхронизации, блок 6 экстрапол ции , мультиплексор 7, накапливающий сумматор 8 и регистр 10. Принцип действи  преобразовател  основан на уравновешивании выходного сигнала с использованием четырех режимов работы: равномерно ступенчата  отработка, след щий, экстрапол ци  первого или второго пор дка. Выбор режима осуществл етс  блоком 4 анализа состо ни  процесса в зависимости от значени  кода разности блока 2. Использование параллельного канала и миогорежимного характера уравновешивани  позвол ет повысить динамическую точность аналого-цифрового преобразовани . 1 3. п. ф-лы, 8 ил. (Л

Description

00

ел

со

//г/

Изобретение относитс  к автоматике и вычислительной технике и может быть ис- ггользорзаио дл  нолучени  количественной информации о быстропротекаклцнх нроцес- сах.

Целью изобретени   вл етс  иовьииение динамической точности нреобразовани .

На фиг. I изображена блок-схема анало- i 0-цифрового иреобразовател ; на фиг. 2 - схема блока анализа состо ни  процесса; на фиг. 3 - временна  диаграмма работы нреобразовател ; иа фиг. 4 - схема блока вычитани ; на фнг. 5 - схема блока аналого-цифрового иреобразовани  разности; иа фиг. 6 - временна  диаграмма работы блока синхронизации; на фиг. 7 - схема блока синхронизации; на фиг. 8 - схема б.чока экстрапол ции.

А и а л о |-о - ц и ф ро во и 11 р еоб р а з о в ат ел ь (фиг. 1) содержит б. юк 1 вычитани , блок 2 аналого-цифрового нреобразоваии  разности , основной блок 3 цифроа1 а, 1огово1 о нреобразовани , блок 4 анализа состо ни  процесса , блок 5 синхронизации, блок 6 экстра- п(), 1 ц|1и, му.льтиилексор 7, накаи, 1иваю1ци| 1 с мматор 8, донолнительный б.чок 9 цифро- аналогового преобразовани  и регистр 10. На фиг. 1 обозначены входной ana. ioroBijul сигнал Ux, сигналы РЧ- и Р переполнени  и зае- ма блока 2, знак и модуль S и1Ы1 результатов иреобразова1пн  б,1ока 2, ир мой и инверсный выходы Э() и Эо сигнала экстрапол ции ny/ie- вого нор дка, выходы Э и Э сигналов экстрапол ции первого и Bjoporo иор дков, знак и модуль S и N результата блока 6, токи Ь,. и Л1/. на выходах основного и допол- нптельного цифроаналоговых преобразователей 3 и 9, выходные сигналы У1, У2 ... У14 блока 5 синхронизации.

Блок 4 анализа состо ии  ироцесса (фнг. 2) содержит триггеры И и 12, элементы НЕ 13, И 14 п 15, элеме1гг 16 задержкн и элемент ИЛИ 17.

Блок 1 вычитани  (фиг, 4) содержит операционный усилитель 18 и ава резистора 19 и 20.

Блок 2 аналого-цифрового иреобразо1 а- ни  разности (фиг. 5) содержит аиа, Ю1Ч)- цифровые нреобразователи 21 и 22 с рабочими дианазонами (О-1) В и (0) - (-1) В соответственно, элемент ИЛИ 23, элемент НЕ 24, элемент ИЛИ-НЕ 25, группу 26 элементов НЕ и мультиплексор 27.

Блок 5 синхронизации (фиг. 7) содержит генератор 28 импульсов, делитель 29 частоты на два, выполпенный иа D-триггере, элемси- ты 30 и 31 задержки, элементы HEi 32 34, И 35-38, элементы 39-41 задержкп, регистры 42 н 43 сдвига, элемент ИЛИ 44, элементы 45-49 задержки, триггер 50, э.ме- менты ИЛИ 5i-53. Элементы 39, 40, 45 и 46 имеют врем  задержки t;i..i., где t,). д вре.м  преобразовани  аналогового сигна.ча к код в блоке 2, э. 1емент 41 имеет врем  задержки t:i., где Ь.1 врем  выиолиеии 

0

5

0

5

0

5

0

5

операции су.ммировани  сигна„1ов в накапливающем сумматоре 8. Врем  задержки t.s..4 элемента 48 определ етс  из услови  (фиг. 6) обеспечени  интервала времени (. нри фор.мировании сигнала У10 (tvMii -- врем  выполнени  операции умно- жеин  в блоке 6 экстрапол ции). Врем  задержки t:i.4 элемента 49 определ етс  из услови  обеспечени  интервала времени (фиг. 6). Врем  задержки t.j.a элемента 47 выбираетс  равным времени tot выполнени  операции суммировани  в блоке 6 экстрапол ции .

Б.10К 6 экстраиол цин (фиг. 8) содержит элемепты И , ИЛИ 68 и 69, регистры 70- -72, сумматоры 73 и 74, элементы И 75--88, и1И-НЕ 89 и 90, И 91 - 106, трн1тер 107, элементы ИЛИ 108 и 109, умножитель-накопитель 110. В качестве умножи- тел -иаконител  1 К) может быть использована микросхема К1813ВЖ1.

Аналого-цифровой преобразователь работает следующим образом.

Блок 2 нреобразовател  разности (фиг. 1) оценивает разность измер емого и уравно- ве1Н1п$аю1цего сш налов, котора  поступает с выхода б, 1ка 1 В1)1чнтани  (фиг. 4). Если така  разность превыспт верхнюю границу рабочего диаиазона аиа. юго-цифрового преобразовател  21 (фщ-. 5), то,на его входе 7 (выходе перепо.шепи  Р.. б.юка 2) по витс  . югическа  «1. Ec.ni разпость из.мер е.мого и уравновеи1иваюи1его сигна. юв выйдет за нижнюю границу рабочего дпапазопа аналого- ци1)рового преобразовате;1  22 (фиг. 5), то иа выходах 1-6 и 7 последнего будут нули, а на выходе Р блока 2 по витс  .логическа  «1. Ири положительной разности между измер емым и уравповеп1иваюпи1м сигналами иа выходе 7 аналого-цифрового преобразовател  22 и на знаковом выходе S блока 2 присутствует лоп .ческа  «1, при отрицательной - логический «О. В случае, когда разиость измер е.мого и уравновешивающего си1 на;1ов находитс  в преде, 1ах рабочего диапазона ана. юго-цифрового преобразовател  21, то на выходе 7 последнего присутствует ,; оп1ческ11Й «О, а п выходах 1-6 --- кодова  ко.мбинаци , соответствующа  оцениваемой разности, котора  через .мультиплексор 27 иройдет иа выходы Д : мод), результата б. юка 2.

В , когда разность измер емого и уравиове ииваюи1его сигналов находитс  в пределах рабочего диаиазона аналого-цифрового нреобразовател  22, то на выходе 7 нос.педиего присутствует логический «О, а иа выходах 1-6 - обратный код оценн- ваемой разностн, который иреобразуетс  в |р мой с номои1ью логического эле.ментов НЕ 26 и проходит через мультиплексор 27 на В121ходы N блока 2.

Б. ЮК 4 анализа состо ии  процесса в зависимости от кодов разностей измер емого п уравновеп1иваюшего сигпалов определ ет

один из возможных режимов работы устройства: равномерно ступенчата  отработка, след щий, экстрапол ци  первого пор дка, экстрапол ци  второго пор дка. При наличии логической «1 на выходах переполнени  Р. или заема Р (фиг. 5), на выходе Эо блока 4 (фиг. 2) по вл етс  логическа  «1, что обеспечивает работу устройства в режиме равномерно-ступенчатой отработки измер емого сигнала (интервал О-to фиг. 3 а). Оценка разности измер емого и уравновешивающего сигнала в блоке 2 аналого-цифрового преобразовани  разности производитс  по сигналу У1 (фиг. 6) с блока 5 (фиг. 7), если эта разность выходит за рабочий диапазон блока 2, то логическа  «1, с выхода Эо блока 4 поступает на первый управл ющий вход мультиплексора 7 (фиг. 1), что разрещает прохождение через последний по его первому каналу кода, старший разр д которого - «1 с выхода Эо блока 4, а в остальных разр дах - нули, по знаковому входу первого канала мультиплексора 7 проходит информаци  о знаке с выхода S блока 2. С выходов мультиплексора 7 код приращени  уравновешивающего сигнала со знаком попреобразователь 3 вводит приращение уравновешивающего сигнала, соответствующее разности До (фиг. За).

Если после оценки разности измер емого

с и уравновещивающего сигналов блоком 2 на выходе Эо по вилась логическа  «1, то следующее стробирование блока 2 производитс  по сигналу У4 (фиг. 6) с блока 5, после оценки разности блоком 2 на выходе Э -сохран етс  логическа  «1, то по вл етс 

0 сигнал У5 (фиг. 6) с блока 5, который установит триггер 11 (фиг. 2) в «1, и на выходе Э| блока 4 по витс  логическа  «1, что обеспечивает работу устройства в режиме экстрапол ции первого пор дка. При экстра 5 пол ции первого и второго пор дков стробирование блока 2 производитс  по сигналу У4 (.фиг. 6) с блока 5, таким образом задаетс  такое расположение узлов экстрапол ции tu t-2, что (фиг. За), где Т - врем  цикла экстрапол ции устройства. Сиг20 налы на выходах регистра 43 сдвига (фиг. 7) по вл ютс  лишь после по влени  сигнала «1 на выходе QO регистра 42 сдвига, который устанавливает триггер 50 в «1,.так обеспечиваетс  очередность по влени  уп30

35

40

ступает по сигналу У2 (фиг. 6) с блока 5 во 25 равл ющих сигналов У4-У14, показанна 

на фиг. 6.

В режиме экстрапол ции первого пор дка (интервал t -1 , фиг. За) на выходе блока 6 экстрапол ции формируетс  код приращени  уравновешивающего сигна, 1а .Э (фиг. За) в соответствии с выражением, полученным из уравнени  дл  интерпол ционного полинома Лагранжа дл  случа  расположени  узлов экстрапол ции t и t, представленного на фиг. За:

.,()

-код, соответствующий разности

- код, соответствующий разности АЗ.

Дополнительный цифроаналоговый преобразователь 9 по сигналу У5 (фиг. 6) с блока 5 компенсирует разность измер емого и уравновешивающего сигналов в моменты времени t . Это приводит к уменьще- нию абсолютной величины разности, оце.- нивае.мой блоком 2 в моменты времени t . Разнрсти, оцениваемые в моменты времени tf и Ь (фиг. За), необходимо привести к одному уровню, относительно которого вводитс  и приращение экстраполируемой величины . В св зи с этим

N A;o +N4Ai, где N AM -код, соответствующий разности А зо, оцениваемой блоком 2 в момент времени t (фиг. За). В конце каждого такта экстрапол ции по сигналу У13 (фиг. 6) с блока 5 обнул етс  дополнительный цифроаналогОвый преобразователь 9, а основной цифроаналоговый пре образователь 3 вводит соответствующее приращение уравновешивающей величины.

входной регистр накапливающего сумматора 8 (прибавл етс  к содержимому последнего , если на выходе S-1, и вычитаетс , если «О), затем по сигналу УЗ (фиг. 6) с блока 5 стробируетс  выходной регистр накапливающего сумматора 8, и основной цифроаналоговый преобразователь 3 вводит приращение уравновещивающего сигнала Ьмакс (фиг. 3 а).

В случае, когда разность уравновещивающего и измер емого сигналов находитс  в пределах рабочего диапазона блока 2, то на выходах Р и Р блока 2 присутствуют логические нули, а на выходе Эо блока 4 (фиг. 2) по витс  логическа  «1. Эта «1 поступает на второй управл ющий вход мультиплексора 7, что разрешает прохождение по второму каналу последнего информации об абсолютной величине и знаке приращени  уравновешиваюплего сигнала соответственно с выходов N-2 и $2 блока 6 экстрапол ции .

Если стробирование блока 2 аналого- цифрового преобразовани  разности было произведено по сигналу У1 (фиг. 6) с блока 5, а после оценки разности измер е.мого и уравновешивающего сигналов блоком2 на выходе Эо по вл етс  логическа  «1, то устройство работает в следующем режиме (интервал to-ti, фиг. За), т. е. по сигналу У5 (фиг. 6) с блока 5 информаци  с выходов iNi и S блока 2 пройдет на выходы блока 6 экстрапол ции, а затем по второму каналу мультиплексора 7 и по сигналу У2 (фиг. 6) с блока 5 занесетс  во входной регистр сумматора 8. По сигналу УЗ (фиг. 6) с блока 5 стробируетс  выходной регистр сумматора 8 и основной цифроаналоговый

45

50

55

преобразователь 3 вводит приращение уравновешивающего сигнала, соответствующее разности До (фиг. За).

Если после оценки разности измер емого

и уравновещивающего сигналов блоком 2 на выходе Эо по вилась логическа  «1, то следующее стробирование блока 2 производитс  по сигналу У4 (фиг. 6) с блока 5, после оценки разности блоком 2 на выходе Э -сохран етс  логическа  «1, то по вл етс 

0 сигнал У5 (фиг. 6) с блока 5, который установит триггер 11 (фиг. 2) в «1, и на выходе Э| блока 4 по витс  логическа  «1, что обеспечивает работу устройства в режиме экстрапол ции первого пор дка. При экстра5 пол ции первого и второго пор дков стробирование блока 2 производитс  по сигналу У4 (.фиг. 6) с блока 5, таким образом задаетс  такое расположение узлов экстрапол ции tu t-2, что (фиг. За), где Т - врем  цикла экстрапол ции устройства. Сиг0 налы на выходах регистра 43 сдвига (фиг. 7) по вл ютс  лишь после по влени  сигнала «1 на выходе QO регистра 42 сдвига, который устанавливает триггер 50 в «1,.так обеспечиваетс  очередность по влени  упВыражение (1) реализуетс  в блоке 6 экстрапол ции (фиг. 8) следующим образом .

По сигналу У5 (фиг. 6) с блока 5 код проходит на . входы регистра Х|-Хб умножител -накопител  1 10, а на в.хо- ды YI-Y.-j последнего (входы регистра У) поступает код числа 3. По сигналу У8 с блока 5 осупдествл етс  синхронизаци  регистров X и У и начинаетс  перемножение кодов NfA i и 3 в матрице асинхронного умножител -накопител  110. Длительность этой операции равна интервалу времени ti (фиг. б) по окончанию чего по сигналу У9 с блока 5 осуществл етс  синхронизаци  регистра произведени  умножител -накопител  110 и в него заноситс  результат перемножени . Абсолютна  величина кода и его знак по сигналу У5 с блока 5 занос тс  также в регистр 70. Информаци  о знаке )j (если « + , то «I если «-, то «О) поступает на группу логически.х элементов 90, 93, 94. Разность Д дл  случа , представленного на фиг. За, имеет знак «-|-. т. е. логическа  «1 со знакового выхода S блока 2 проходит через элемент И 94 на вход триггера 107, и на инверсном выходе последнего по вл етс  логическа  «1, котора  поступает на вход управлени  вычитанием УУ умножител -накопител  НО. Дополнительный блок 9 цифроаналогового преобразовател  (фиг. ) по сигналу У5 с блока 5 компенсирует разность Л |, ввод  (фиг. За). В момент времени t: блок 2 проводит оценку разности Дао (фиг. За). По сигналу У6 с блока 5 осуществл етс  стро- бирование выхода регистра абсолютна  величина и знак кода поступают соответственно на входы А и SA сумматора 73, причем на входы В и SB последнего в этот момент времени поступает информаци  соответственно об абсолютной величине и знаке кода . Через интервал времени (фиг. 6) на выходах сумматора 73 по вл етс  код со знако.ад. Абсолютна  величина N Д о подаетс  на входы Х|-Х умножител -накопител  110, и на входы последнего одновременно по сигналу У7 с блока 5 подаетс  код числа 4. По сигналу У8 с блока 5 осуществл етс  синхронизаци  регистров X и У умножител -накопител  110 и начинаетс  перемножение кодов N Д 2 и 4 в матрице асинхронного умножител  умножител -накопите- . 1Я 110, длительность этой операции равна интервалу времени ta (фиг. 6). Абсолютна  величина кода N Да и его знак по сигналу У7 с блока 5 занос тс  также в регистр 71. Информаци  о знаке N Да поступает на группу логических элементов 75, 89, 91. 92. Дл  случа , представленного на фиг. За, разность имеет знак «+, т. е. логическа  «1 со знакового выхода сум.матора 73 проходит через логические элементы И 75, 91 на вход

5

триггера 107, на пр мом выходе последнего по вл етс  «1, котора  поступает на вход управлени  накоплением UN умножител - накопител  110. По сигналу У10 с блока 5

производитс  обнуление регистра 70. По сигналу У9 с блока 5 осуществл етс  синхронизаци  регистра произведени  умножител -накопител  ПО, с выхода которого на вторую группу входов сумматора умножител -накопител  110 подаетс  находивщеес 

в этом регистре произведение - . В этот же момент времени на первую группу входов сумматора умножител -накопител  110 подаетс  произведение 4 . В течение интервала времени t 52 (фиг. 6) осуг ществл етс  суммирование этих произведений в сумматоре умножител -накопител  110 и по сигналу У9 с блока 5 результат сум- .мировани , представл ющий собой код , заноситс  в регистр произведени  умножител -накопител  110. Информаци  об

0 и его знака по вл етс  соответственно на выходах Х э и 5э умножител -накопител  110, по сигналу УП с блока 5 заноситс  в регистр 72, поступает соответственно на входы В и SB сумматора 74 и проходит соответственно на выходы .N2 и Sa блока 6 экстрапол ции. По сигналу У11 с блока 5 осуществл етс  стробирование выхода регистра 71 и на входы А и SA сумматора 74 поступает соответственно информаци  о коде . и его знаке. В су.мматоре 74 осуществл 0 етс  вычитание от кода, и.меющегос  на входах А, кода, присутствующего на входах В (с учетом знаков этих кодов), длительность этой операции (фиг. 6). На выходах сумматора 74 образуетс  код, соответствующий (фиг. За)

.

Код и его знак соответственно с выходов .N2 и За блока 6 экстрапол ции проход т по второму каналу мультиплексора 7 (фиг. 1) и по сигналу У12 с блока 5

0 занос тс  в накапливающий сумматор 8 (фиг. 1). По сигналу У12 с блока 5 осуществл етс  обнуление регистра произведени  и сумматора умножител -накопител  110 (фиг. 8). По сигналу У13 с блока 5 производитс  обнуление регистров 71 и 72 бло КЗ 6.

Через интервал вре.мени Т. (фиг. За) после начала экстрапол ции первого пор дка при наличии «1 на выходе Эц блока 4 но в- л етс  «1 на выходе Эа блока 4 (фиг. 2). 0 Это обеспечит работу устройства в режиме экстрапол ции второго пор дка. В режиме экстрапол ции второго пор дка в блоке 6 экстрапол ции формируетс  код приращени  экстраполируемой величины (уравновешивающего сигнала) Д| (фиг. За) в соответствии с выражением, полученны.м из интерпол ционного полинома Лагранжа (3) дл  случа  расположени  узлов экстрапол ции (2, t, {2, представленного на фиг. За:

5

N Д, (2) где N AI - код, соответствующий N Д| - код, соответствующий д,

, где N Дзо - код, соответствующий разности Дзо (фиг. За), оцениваемой блоком 2 в момент времени tfТаким образом, все три отсчета, необходимые дл  проведени  вычислений по формуле (2), и само приращение экстраполируемой величины оцениваютс  относительно одного уровн .

Выражение (2) в блоке 6 экстрапол ции (фиг. 9) реализуетс  следующим образом .

По сигналу У12 в случае экстрапол ции второго пор дка на входы Yi умножител -накопител  110 поступает код числа «1, причем на входы YI-Yg последнего в этот

10

По сигналу У9 осуществл етс  синхронизаци  регистра произведени  умножител - накопител  110 и на вторую группу входов сумматора последнего поступает произведение 1 Ы(Д. В течение интервала времени t (фиг. За) осуществл етс  суммирование произведений , и с соответствующими знаками, по окончанию чего по сигналу У9 осуществл етс  синхронизаци  регистра произведени  умножител -накопител  110 и туда заноситс  результат суммировани . По сигналу У6 осуществл етс  стробирование выхода регистра 70 и абсолютна  величина и знак кода N Д поступают соответственно на входы А и SA 5 сумматора 73, причем на входы В и SB последнего в этот момент времени поступит информаци  соответственно об абсолютной величине и знаке кода N Азо. Через интервал времени tii (фиг. 6) на выходах сумматора 73 по вл етс  код N Дз со знаком.

же момент времени поступает код N Д, с 20 Абсолютна  величина N Д| подаетс  на вховыходов сумматора 74. По сигналу У8 осуществл етс  синхронизаци  регистров X и Y умножител -накопител  110 и начинаетс  перемножение кодов и числа «1 в матрице асинхронного умножител  последнего, длительность этой операции равна 1з (фиг. 6). Информаци  о знакей со знакового выхода сумматора 74 поступает на группу логических элементов 89, 91 и 92. Дл  случа , представленного на фиг. За, разность Д; имеет знак «-, т. е. логический «О со знакового выхода сумматора 74 инвертируетс  логическим элементом ИЛИ-НЕ 89 и «I поступает на R-вход триггера 107, на инверсном выходе которого по вл етс  «1 , котора  поступает на вход управлени  вычитанием UV умножител -накопител  110. По сигналу У9 осуществл етс  синхронизаци  регистра произведени  умножител -накопител  110 и туда заноситс  произведение со знаком «-. По сигналу У5 код проходит н а входы Xi-Хб умножител -накопител  110, а на входы YI-Ya последнего поступает код числа 7. По сигналу У8 осуществл етс  синхронизаци  регистров X и Y умножител -накопител  ПО, и начинаетс  перемножение кодов N Ai и 7 в матрице асинхронного умножител  последнего. Длительность этой операции равна интервалу времени ti (фиг. 6), по окончанию которого результат умножени  поступает на первую группу входов сумматора умножите.а -нако- пител  110. Абсолютна  величина кода

ды Xi-Ху умножител -накопител  1 10, а на входы YI-Y3 последнего одновременно по сигналу У7 подаетс  код числа 7. По сигналу У8 осуществл етс  синхронизаци  репс гистров X и Y умножител -накопител  110 и начинаетс  перемножение кодов N Дз и 7 в матрице асинхронного умножител  последнего (длительность этой операции равна интервалу времени 12,фиг. 6). Абсолютна  величина кода и его знак по сигна- 30 лу У7 занос тс  также в регистр 71. Информаци  о знаке N Дз поступает также на группу логических элементов 75, 89, 91, 92. Дл  случа , представленного на фиг. За, разность Дз имеет знак «-{-«, т. е. «1 со знакового выхода сумматора 73 через логи- 35 ческие элементы И 75 и 91 проходит на вход триггера 107, на пр мом выходе последнего по вл етс  «1, котора  поступает на вход управлени  накоплением UN умножител - накопител  110. По сигналу У10 пропзво- дд дитс  обнуление регистра 70. По сигналу У9 осуществл етс  синхронизаци  регистра произведени  умножител -накопител  110, с выхода которого на вторую группу входов сумматора последнего подаетс  находивша с  в этом регистре сумма ( 45 . В этот же момент времени на

первую группу входов сумматора умножител -накопител  ПО подаетс  произведение . В течение интервала времени tji (фиг. 6) осуществл етс  суммирование в сумматоре умножител -накопител  110, и по сигМ Д и его знак по сигналу У5 с блока 5 50 налу У9 результат суммировани , предстаг занос тс  также в регистр 70. Информаци л ющий собой N Дэ, заноситс  в регистр

произведени  умножител -накопител  110. Информаци  о N Дэ и его знаке по вл етс 

знак «-|- (фиг. За), т. е. логическа  «1

со знакового выхода блока 2 проходит через

Эv eмeнт И 94 на R-вход триггера 107, и на

о знаке поступает на группу логических элементов 90, 93, 94. Разность Д; имеет

55

инверсном выходе последнего по витс  «1, котора  поступает на вход управлени  вычитанием UV умножител -накопител  110.

соответственно на выходах Ng и 5э умножител -накопител  110, по сигналу УМ заноситс  в регистр 72 и проходит соответственно на выходы .NO и So блока 6 экстрапол ции . Далее все операции выполн ютс  аналогично описанному.

По сигналу У9 осуществл етс  синхронизаци  регистра произведени  умножител - накопител  110 и на вторую группу входов сумматора последнего поступает произведение 1 Ы(Д. В течение интервала времени t (фиг. За) осуществл етс  суммирование произведений , и с соответствующими знаками, по окончанию чего по сигналу У9 осуществл етс  синхронизаци  регистра произведени  умножител -накопител  110 и туда заноситс  результат суммировани . По сигналу У6 осуществл етс  стробирование выхода регистра 70 и абсолютна  величина и знак кода N Д поступают соответственно на входы А и SA сумматора 73, причем на входы В и SB последнего в этот момент времени поступит информаци  соответственно об абсолютной величине и знаке кода N Азо. Через интервал времени tii (фиг. 6) на выходах сумматора 73 по вл етс  код N Дз со знаком.

Абсолютна  величина N Д| подаетс  на вхоАбсолютна  величина N Д| подаетс  на входы Xi-Ху умножител -накопител  1 10, а на входы YI-Y3 последнего одновременно по сигналу У7 подаетс  код числа 7. По сигналу У8 осуществл етс  синхронизаци  регистров X и Y умножител -накопител  110 и начинаетс  перемножение кодов N Дз и 7 в матрице асинхронного умножител  последнего (длительность этой операции равна интервалу времени 12,фиг. 6). Абсолютна  величина кода и его знак по сигна- лу У7 занос тс  также в регистр 71. Информаци  о знаке N Дз поступает также на группу логических элементов 75, 89, 91, 92. Дл  случа , представленного на фиг. За, разность Дз имеет знак «-{-«, т. е. «1 со знакового выхода сумматора 73 через логи- ческие элементы И 75 и 91 проходит на вход триггера 107, на пр мом выходе последнего по вл етс  «1, котора  поступает на вход управлени  накоплением UN умножител - накопител  110. По сигналу У10 пропзво- дитс  обнуление регистра 70. По сигналу У9 осуществл етс  синхронизаци  регистра произведени  умножител -накопител  110, с выхода которого на вторую группу входов сумматора последнего подаетс  находивша с  в этом регистре сумма ( . В этот же момент времени на

произведени  умножител -накопител  110. Информаци  о N Дэ и его знаке по вл етс 

соответственно на выходах Ng и 5э умножител -накопител  110, по сигналу УМ заноситс  в регистр 72 и проходит соответственно на выходы .NO и So блока 6 экстрапол ции . Далее все операции выполн ютс  аналогично описанному.

Выходной код считываетс  в моменты дискретизации t (фиг. За) с выходов накапивающего сумматора 8 (фиг. 1).

Таким образом,предлагаемый преобразоатель за счет введени  параллельного каала и использовани  усовершенствованноо алгоритма уравновешивани  позвол ет овысить динамическую точность аналого- ифрового преобразовани .

Claims (2)

1. Аналого-цифровой преобразователь, содержащий блок вычитани , первый вход которого соединен с входом аналогового сигнала преобразовател , второй вход - с выхоом основого блока цифроаналогового преобразовател , а выход - с информационным входом блока аналого-цифрового преобразовател  разности, блок синхронизации и мультиплексор, отличающийс  тем, что, с целью повышени  динамической точности преобразовани  в него введены блок экстрапол ции , накапливающий сумматор, регистр, дополнительнбш блок цифроаналогового преобразовани  и блок анализа состо ни  процесса , подключенный информационными вхо ами к выходам заема и переполнени  блока аналого-цифрового преобразовани  разности , пр мым выходом сигнала экстрапол ции нулевого пор дка - к входу задани  первого режима блока синхронизации, первому управл ющему входу мультиплексора и старшему разр ду первой группы информационных входов мультиплексора, инверсным выходом сигнала экстрапол ции нулевого пор дка - к входу задани  второго режима блока синхронизации и второму уп- равл щему входу мультиплексора, а выходами сигналов экстрапол ции первого и второго пор дков - к входам задани  режима блока экстрапол ции, соединенного инфор- мационными входами с выходами разр дов модул  и знака результата блока аналого- цифрового преобразовани  разности, а выходами разр дов - с второй группой информационных входов мультиплексора, подключенного младшими разр дами первой группы информационных входов к щине логического нул  преобразовател , знаковым разр дом первой группы информационных входов - к выходу знака результата преобразовани  блока аналого-цифрового преобразовани  разности, а выходами - к информационным входам накапливающего сумматора, выходы которого соединены с цифровыми входами основного блока цифроаналогового преобразовани , при этом дополнительный блок цифроаналогового преобразовани  под0

5

0

5

ключен выходом к второму входу блока вычитани , а цифровыми входами - к выходам регистра, информационные входы которого соединены с выходами разр дов модул  и знака результата блока аналого-цифрового преобразовани  разности, при этом блок синхронизации подключен первым- выходом к синхронизирующему входу блока аналого- цифрового преобразовани  разности, вторым выходом - к первому входу записи входного регистра накапливающего сумматора, третьим выходом - к первому входу записи выходного регистра накапливающего сумматора , четвертым выходом к синхронизирующему входу блока аналого-цифрового преобразовани  разности, а выходами с п того по четырнадцатый - к соответствующим синхронизирующим входам блока экстрапол ции , причем п тый выход блока синхронизации соединен с синхронизирующим входом блока анализа состо ни  процесса и входом записи дополнительного блока цифроаналогового преобразовани , подключенного входом обнулени  к тринадцатому выходу блока синхронизации и второму входу записи выходного регистра накапливающего сумматора , второй вход записи входного регистра которого соединен с двенадцатым выходом блока синхронизации.

2. Преобразователь по п. 1, отличающийс  тем, что блок анализа состо ни  процесса содержит два триггера, элемент НЕ, два элемента И, элемент задержки и элемент ИЛИ, входы которого  вл ютс  информационными входами блока анализа состо ни  процесса, а выход подключен к пр мому выходу сигнала экстрапол ции нулевого пор дка блока анализа состо ни  процесса, входу обнулени  первого и второго триггеров и входу элемента НЕ, соединенного выходом с инверсным выходом сигнала экстрапол ции нулевого пор дка блока анализа состо ни  процесса и первым входом первого элемента И, второй вход которого подключен к синхронизирующему входу блока анализа состо ни  процесса, а выход - к единичному установочному входу первого триггера и входу элемента задержки, соединенного выходом с единичным установочным

5 входом второго триггера, подключенного пр мым выходом к выходу сигнала экстрапол ции второго пор дка блока анализа состо ни  процесса, а инверсным выходом - к первому входу второго элемента И, соединенного вторым входом с пр мы.м выходом

0 первого триггера, а выходом - с выходом сигнала экстрапол ции первого пор дка блока анализа состо ни  процесса.

0

5

0

/V

/L

Лг

,

20

, 0

2

4I«

Гц

ST

i t; «2

wl

ЛЛ1/С 1  ;i2.4di

/«

.

t; t|

.л

а i

(Ри.г.6

:n