SU1674371A1 - След щий аналого-цифровой преобразователь - Google Patents

Abstract

Изобретение относитс  к вычислительной технике и может быть использовано в автоматизированных системах обработки информации. С целью обеспечени  самоконтрол  цифроаналогового преобразовател , вход щего в состав след щего аналого-цифрового преобразовател , в процессе преобразовани  входного аналогового сигнала произвольной формы, но с ограничением сверху спектром частот, в устройство, содержащее аналоговый сумматор 1, цифроаналоговый преобразователь 2, параллельный аналого-цифровой преобразователь 3, формирователь 4 кодов, цифровой фильтр 5, дополнительно введены элементы 9 цифровой задержки, P + 1 цифровых фильтров 10 верхних частот и вычислитель 11. Данное свойство особенно важно при преобразовании и вводе в ЭВМ аналоговых сигналов большой длительности, таких как сигналы шумов и вибраций, генерируемых в процессе работы сложными механизмами. При этом предоставл етс  возможность пронаблюдать и изменение погрешности, вносимой цифро-аналоговым преобразователем, в течение всего времени ввода аналогового сигнала. 1 з.п. ф-лы, 3 ил.

Description

О

VI

4 00 VJ

Изобретение относитс  к вычислительной технике и может быть использовано в автоматизированных системах обработки информации.

Цель изобретени  - расширение функ- 5 циональных возможностей путем обеспечени  возможности самоконтрол  цифроаналогового преобразовател  в процессе преобразовани  реального аналогового сигнала.10

На фиг. 1 приведена функциональна  схема предлагаемого преобразовател ; на фиг. 2 - функциональна  схема вычислител ; на фиг. 3 - алгоритм работы блока управлени  вычислител .15

След щий аналого-цифровой преобразователь содержит аналоговый сумматор 1, цифроаналоговый преобразователь 2, параллельный аналого-цифровой преобразователь 3, формирователь 4 выходных кодов, 20 цифровой фильтр 5. аналоговый вход 6 и вход 7 синхронизации, первый выход 8. элемент 9 цифровой задержки. Р+1 цифровых фильтров 10 верхних частот, вычислитель 11 с информационными 12, синхронизирую- 25 щим 13, первым 14 и вторым 15 управл ющими входами, второй выход 16 и первый 17 и второй 18 входы.

Вычислитель 11 включает Р+1 блоков 19 пам ти, два мультиплексора 20 и 21, умно- 30 житель 22, накапливающий сумматор 23, блок 24 решени  системы линейных уравнений , три регистра 25-27, три блока 28-30 сравнени , три счетчика 31-33 и блок 34 управлени .35

В аналого-цифровых преобразовател х (АЦП) примен ютс  цифроаналоговые преобразователи (ЦАП), построенные на основе резисторных сеток с взвешенными резисто- 40 рами и сеток типа R-2R. Структурно такие ЦАП эквивалентны блоку взвешенного суммировани  (БВС) на Р входов с весовыми коэффициентами, в идеальном случае пропорциональными величине 2(l - 0.1....P-1), 45 где Р - разр дность ЦАП. В реальных ЦАП вследствие технологических разбросов при изготовлении, а также старени , изменени  температуры и т.п., разр дные весовые ко- эффициенты эквивалентного данному ЦАП 50 БВС отличаютс  от величины 2 т.е. имеют погрешность. На практике можно считать, что эта погрешность существует только при открытом состо нии ключа соответствующего разр да ЦАП и равна нулю при закры- 55 том ключе. Данные погрешности привод т к нелинейности характеристики преобразовани  ЦАП такого вида (ее производна  имеет разрывы). Погрешность линейности ЦАП при подаче на его вход определенного

двоичного кода может быть найдена по формуле

7 Ј Хко ,

К 1

где Хк - погрешность линейности К-го разр да ЦАП;

а -двоичный код на входе ЦАП (о может принимать значение 0 или

)

На аналоговый вход предлагаемого преобразовател  поступает сигнал с ограниченным спектром частот. Частота выборок при аналого-цифровом преобразовании должна быть не менее удвоенной верхней частоты частотного диапазона входного аналогового сигнала,

В предлагаемом преобразователе аналого-цифровое преобразование входного сигнала производитс  с частотой выборок (задаетс  частотой следовани  импульсов на синхровходе преобразовател ) значительной большей (2-4 раза) минимально достаточной частоты. Пусть верхн   частота спектра входного аналогового сигнала равна faB и верхн   частота подавлени  сигнала в фильтре верхних частот тПодВ fe . Если при аналого-цифровом преобразовании входного аналогового сигнала в предлагаемом преобразователе нелинейные искажени  отсутствуют (т.е. ЦАП идеально линеен), то при подаче выборок такого преобразованного сигнала с выхода формировател  выходных кодов на вход цифрового фильтра верхних частот с указанной выше характеристикой на выходе последнего сигнал в идеальном случае будет равен нулю дл  любого момента времени.

Погрешности линейности разр дов контролируемого ЦАП привод т к по влению нелинейных искажений (погрешности линейности ) в выходном сигнале формировател  выходных кодов. На выходе Р+1-го цифрового фильтра верхних частот выдел етс  сигнал высокочастотной составл ющей погрешности линейности аналого-цифрового преобразовани , обусловленной погрешностью линейности разр дов ЦАП. При этом в каждом такте сигналы на выходе Р+1-го и К-го (К - 1, Р) цифровых фильтров верхних частот соотнос тс  как свободный член и коэффициенты линейного уравнени  при неизвестных погрешност х Хк линейности К-го разр да контролируемого ЦАП. Следовательно , каждой выборке соответствует одно линейное уравнение.

По сигналу, например, из ЭВМ в вычислитель 11 записываютс  параметры такого

количества уравнений, которое составило бы систему с единственным решением, т.е. записываютс  параметры дл  не менее Р уравнений, после чего вычислитель 11 осуществл ет вычисление Р еизвестных погрешностей Х« (К 1,Р) линейности разр дов ЦАП путем решени  полученной системы линейных уравнений и выдает значени  вычисленных погрешностей на второй выход предлагаемого преобразовател . При этом аналоговый сумматор 1 осуществл ет суммирование двух аналоговых сигналов , поступающих с аналогового входа бис выхода ЦАП 2. На выход аналогового сумматора 1 также выдаетс  аналоговый сигнал.

ЦАП 2 осуществл ет преобразование Р- разр дного цифрового двоичного кода Ij

( , ) в аналоговый сигнал /(JT) в соответствии с выражением

) -Ј .

к 1

где j - номер синхроимпульса на входе 7;

Т - период следовани  синхроимпульсов .

Параллельный аналого-цифровой преобразователь (ПАЦП) 3 преобразует входной аналоговый сигнал в цифровой унитарный код.

Формирователь 4 выходных кодов осуществл ет преобразование унитарного кода , поступающего на его первый вход, в двоичный позиционный и суммирование этого кода с двоичным кодом, поступающим на второй вход формировател  4 кодов.

Цифровой фильтр 5 вырабатывает такое значение кода Ij, чтобы в следующем j+1-м такте аналоговый сигнал на выходе ЦАП 2 полностью компенсировал (после суммировани  в аналоговом сумматоре) входной аналоговый сигнал. Это означает, что ПАЦП 3 осуществл ет преобразование остатка от компенсации входного аналогового сигнала . ПАЦП 3 может быть выполнен малоразр дным .

Элемент 9 задержки выполн ет функцию задержки входного цифрового сигнала на один такт.

Цифровые фильтры 10 верхних частот синхронизируютс  импульсами с входа 7 синхронизации. Каждый из фильтров имеет параметры, выражающиес  последовательностью чисел, которую называют импульсной характеристикой фильтра.

Параметры всех фильтров одинаковы, обозначим их Эо. aiam-i. Все фильтры ВЫПОЛНЯЮТ операцию свертки.

На вход Р-M-ro цифрового фильтра 10 с выхода формировател  4 подаютс  сигналы Zo. ZiZj Последовательность цифровых выборок на выходе P+1-ro фильтра

обозначим bo.p+1, bi.p+ib|,p+i Тогда

функци , реализуема  Р+1-м цифровым фильтром 10, имеет вид

10

m - 1

bj. р + 1 Zj - к к о

Последовательность на выходе i-ro цифрового фильтра 10 (I 1,2Р) обозначим

15 bo.i; bi,i;...bj.i:. Пусть цифрова  выборка на выходе элемента 9 цифровой задержки выражаетс  через значение соответствующего двоичного кода следующим образом:

20yi(aj1ojof).

Тогда i-й цифровой фильтр 10 реализует функцию,

25т-1

bj.i 2, ак (1)- 1 . к о

Вычислитель 11 воспринимает численные значени  величин bj.i и Ь|.р+1 на входах 12 как коэффициенты линейного алгебраического уравнени  при неизвестных погрешност х Xi линейности разр дов ЦАП 2 и свободный член этого уравнени . После

поступлени  сигнала пуска цикла самоконтрол  на вход 14 вычислитель 11 организует запись в свою внутреннюю пам ть коэффициентов М(М Р)уравнений. Запись коэффициентов одного уравнени  производитс  по

синхроимпульсу на входе 13 блока. Затем он решает систему из М линейных уравнений с Р неизвестными Xi(i 1,Р)и выдает значени  Xi на выход блока.

След щий аналого-цифровой преобразователь работает следующим образом (фиг. 1).

Перед началом работы в нулевое состо ние устанавливаютс  ЦАП 2, формирователь 4, цифровой фильтр 5, элемент 9

цифровой задержки, цифровые фильтры 10 верхних частот и вычислитель 11. Затем, например , из ЭВМ по входу 18 записываютс  в вычислитель 11 константа М. задающа  число уравнений в формируемой системе

линейных уравнений, а в цифровые фильтры 10 верхних частот - коэффициенты, характеризующие импульсную реакцию фильтра.

По команде от ЭВМ на вход 7 начинают поступать синхроимпульсы. В начале j-ro такта унитарный коде выхода ПАЦП 3 поступает в формирователь 4, где преобразуетс  в двоичный код и суммируетс  с кодом, поступающим с цифрового фильтра 5. После этого на вход цифрового фильтра 5 поступает новый код, по которому вырабатываетс  цифровой код,  вл ющийс  предсказывающим кодом J+1-ro такта. Этот код на выходе ЦАП 2 к началу j+1-го такта вырабатывает аналоговый сигнал, который компенсирует входной аналоговый сигнал с входа устройства . Остаток от компенсации на выходе аналогового сумматора 1 составл ет погрешность предсказывани . Этот остаток преобразуетс  ПАЦП 3 в начале j+1-ro такта в унитарный код, с учетом которого формирователь 4 формирует цифровой код входного аналогового сигнала путем суммировани  предсказанного кода на выходе цифрового фильтра 5 с кодом остатка на выходе ПАЦП 3 и выдает его на первый выход 8 и на вход цифрового фильтра 5 дл  осуществлени  преобразовани  в следующем такте.

Цифровой код входного аналогового сигнала с выхода формировател  4 кодов поступает на вход Р+1-го цифрового фильтра 10 верхних частот. На вход каждого из остальных Р фильтров 10 поступают сигналы ум| (I -1,Р) двоичных разр дов кода с входа ЦАП 2, задержанные на один такт элементом 9 цифровой задержки, т.е. сигналы о) . Все цифровые фильтры 10 верхних частот - линейные и имеют одинаковую импульсную характеристику, задаваемую коэффициентами ао, ai,...,am-i. Цифровые фильтры 10 верхних частот осуществл ют цифровую фильтрацию соответствующих входных последовательностей путем известной операции свертки, выдел   из них составл ющую сигнала, частотный спектр которой лежит в полосе пропускани  этих фильтров. Сигналы с выходов фильтров 10 в виде числовых последовательностей поступают на соответствующие входы вычислител  11. Тактирование фильтров 10 и элемента 9 цифровой задержки осуществл етс  синхроимпульсами с входа 7 устройства.

Реальные ЦАП вследствие различных причин имеют погрешность линейности преобразовани , котора  может быть выражена соотношением

a L Xi i 1

где Xi - погрешность линейности 1-го разр да ЦАП;

/i ft ,. .,др - двоичный код на входе ЦАП (// может принимать значени  0 или

1):

д- погрешность ЦАП при подаче на его

вход двоичного кода.

Эта погрешность ЦАП 2 в предлагаемом устройстве приводит к по влению нелинейных искажений в цифровом эквиваленте

входного аналогового сигнала на выходе формировател  4.

Пусть верхн   частота спектра входного аналогового сигнала на входе 6 устройства равна faB, частота синхроимпульсов (часто та дискретизации входного аналогового сигнала ) на входе 7 устройства fen faB (4-6 раз), верхн   частота подавлени  сигнала в цифровых фильтрах 10 верхних частот тпод faB. При таком соотношении

спектра частот входного аналогового сигнала , частоты его дискретизации и полосы пропускани  фильтров 10 на выходе P+1-ro цифрового фильтра 10 верхних частот выдел етс  сигнал в виде последовательности

числовых выборок, обусловленный нелинейностью характеристики преобразовани  ЦАП 2. При этом дл  любого данного J числовые выборки Ь),р+1на выходе Р+1-го и bj.i на выходе i-ro (I Т,Р) цифровых фильтров

10 верхних частот св заны линейным уравнением вида

35

Ј Х| bj. i + bj. Р + i 0 , (2)

i i

где Xi - неизвестные погрешности линейности 1-го (I ГР) разр да контролируемого ЦАП 2.

40По сигналу от ЭВМ Пуск цикла самоконтрол  на входе 17 устройства начинает работу вычислитель 11, в который по синхроимпульсам на входе 13 записываютс  параметры М уравнений вида (2), при этом дл 

4$ обеспечени  единственности решени  выбирают М Р, После записи параметров М уравнений вычислитель 11 переходит к решению системы из М линейных уравнений с Р неизвестными Xi (i 1,P). Вычисленные

50 значени  величин Xi выдаютс  вычислителем 11 на второй выход 16 устройства и цикл контрол  ЦАП на этом завершаетс . В процессе преобразовани  и ввода в ЭВМ длительных аналоговых сигналов цикл

55 самоконтрол  может быть повторен по инициативе ЭВМ многократно. Работа устройства в целом прекращаетс  путем запрета подачи синхроимпульсов на вход 7.

Claims (2)

1.След щий аналого-цифровой преобразователь , содержащий аналоговый сумматор , первый вход которого  вл етс  аналоговым входом преобразовател , а выход через параллельный аналого-цифровой преобразователь соединен с первыми входами формировател  выходных кодов, вторые входы которого объединены с соответствующими информационными входами цифроаналогового преобразовател  и подключены к соответствующим выходам цифрового фильтра, информационные входы которого подключены к соответствующим выходам формировател  выходных кодов и  вл ютс  первыми выходами преобразовател , входы синхронизации формировател  выходных кодов, цифрового фильтра и цифроаналогового преобразовател  объединены и  вл ютс  входом синхронизации преобразовател , второй вход аналогового сумматора соединен с выходом цифроаналогового преобразовател , отличающийс  тем, что, с целью расширени  функциональных возможностей путем самоконтрол  цифроаналогового преобразовател , в него введены элемент цифровой задержки, Р-М цифровых фильтров верхних частот и вычислитель, выходы формировател  выходных кодов соединены с первыми входами (Р+1)-го цифрового фильтра верхних частот, 1-й выход элемента цифровой задержки соединен с информационным входом 1-го цифрового фильтра верхних частот, где I (L (1-Р). выход каждого цифрового фильтра верхних частот соединен с соответствующими информационными входами вычислител , вход синхронизации которого объединен с входами синхронизации цифровых фильтров верхних частот и элемента цифровой задержки и  вл етс  входом синхронизации преобразовател , первым управл ющим входом и вторыми выходами которого  вл ютс  соответственно первый управл ющий вход и выход вычислител , второй управл ющий вход которого объединен с управл ющими входами цифровых фильтров верхних частот, а входы элемента цифровой задержки соединены с соответствующими выходами цифрового фильтра.

2.Преобразователь по п.1,отличающий с   тем, что вычислитель выполнен на Р+1 блоках пам ти, двух мультиплексорах, умножителе накапливающем сумматоре, блоке решени  системы линейных уравне- 5 ний, трех регистрах, трех блоках сравнени , трех счетчиках и блоке управлени , первый и второй входы которого  вл ютс  соответственно входом синхронизации и первым управл ющим входом вычислител , вторым 0 управл ющим входом и выходами которого  вл ютс  второй управл ющий вход первого регистра и выходы блока решени  системы линейных уравнений, управл ющий вход которого соединен с первым выходом блока

5 управлени , с второго по дес тый выходы которого соединены соответственно с установочным и суммирующим входами первого счетчика, с входами записи-чтени  блоков пам ти, установочным и суммирующим вхо0 дами второго и третьего счетчиков, управл ющим входом накапливающего сумматора и входом записи блока решени  системы линейных уравнений, адресные входы которого соединены с соответствующими

5 выходами второго и третьего счетчиков, а информационные входы - с выходами накапливающего сумматора, информационные входы которого соединены с соответствующими выходами умножител .

0 первые и вторые входы которого соединены с соответствующими выходами соответственно первого и второго мультиплексоров, адресные входы которых объединены соответственно с первыми входами первого и

5 второго блоков сравнени  и подключены к соответствующим выходам второго и третьего счетчиков, а. выходы первого счетчика соединены с соответствующими первыми входами третьего блока сравнени  и адрес0 ными входами блоков пам ти, информационные входы которых  вл ютс  информационными входами вычислител , а выходы соединены с соответствующими с первого по (Р-М)-й входами первого и вто5 рого мультиплексоров, вторые входы первого , второго и третьего блоков сравнени  соединены с выходами второго, третьего и первого регистров соответственно, а выходы первого, второго и третьего блоков сравнени 

0 соединены с третьим, четвертым и п тым входами блока управлени  соответственно.

Ъ Мф

ty sP I