JP2975415B2 - 測定データ処理装置 - Google Patents
測定データ処理装置Info
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- JP2975415B2 JP2975415B2 JP2249906A JP24990690A JP2975415B2 JP 2975415 B2 JP2975415 B2 JP 2975415B2 JP 2249906 A JP2249906 A JP 2249906A JP 24990690 A JP24990690 A JP 24990690A JP 2975415 B2 JP2975415 B2 JP 2975415B2
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- data
- time
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/18—Complex mathematical operations for evaluating statistical data, e.g. average values, frequency distributions, probability functions, regression analysis
-
- G—PHYSICS
- G04—HOROLOGY
- G04F—TIME-INTERVAL MEASURING
- G04F10/00—Apparatus for measuring unknown time intervals by electric means
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- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Bioinformatics & Cheminformatics (AREA)
- Measurement Of Unknown Time Intervals (AREA)
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Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、測定データの処理装置及び方法に関するも
のである。とりわけ、本発明は、選択された時間間隔条
件に対するトリガリングを行ない、測定データの迅速な
ヒストグラムを作成を行なう、時間間隔測定データのパ
イプライン化処理に関するものである。
のである。とりわけ、本発明は、選択された時間間隔条
件に対するトリガリングを行ない、測定データの迅速な
ヒストグラムを作成を行なう、時間間隔測定データのパ
イプライン化処理に関するものである。
信号について連続して時間間隔測定を行なうことによ
って、変調領域における信号の特性、すなわち、信号の
周波数または位相対時間の挙動を解析する方法が得られ
る。これは、信号に関するデータの測定及び表示を行な
う伝統的な方法とは異なっている。オシロスコープに
は、振幅対時間：時間領域が示される。スペクトラム解
析器には、振幅対周波数：周波数領域が示される。
って、変調領域における信号の特性、すなわち、信号の
周波数または位相対時間の挙動を解析する方法が得られ
る。これは、信号に関するデータの測定及び表示を行な
う伝統的な方法とは異なっている。オシロスコープに
は、振幅対時間：時間領域が示される。スペクトラム解
析器には、振幅対周波数：周波数領域が示される。
連続時間間隔測定によって、信号の動的周波数挙動：
オシレータの時間に対する周波数ドリフト、鋭敏な送信
機の周波数ホッピング性能、レーダシステムにおけるチ
ャープの直線性及び位相切換えの研究がより簡単にな
る。
オシレータの時間に対する周波数ドリフト、鋭敏な送信
機の周波数ホッピング性能、レーダシステムにおけるチ
ャープの直線性及び位相切換えの研究がより簡単にな
る。
ヒストグラムは、選択された変数の関数としての測定
結果に関する分布図である。例えば、時間間隔の結果に
ついては、ヒストグラムは、ある範囲の持続時間にわた
る１組の測定値に関する分布を表示する。
結果に関する分布図である。例えば、時間間隔の結果に
ついては、ヒストグラムは、ある範囲の持続時間にわた
る１組の測定値に関する分布を表示する。
一般に、測定値のブロック間における処理時間はかな
り長くなるので、ソフトウェア処理を利用したデータか
らヒストグラムへのコンパイルは、極めて遅い。例え
ば、ヒューレットパッカード社製5371A時間間隔解析器
の場合、1000に及ぶ測定値のブロックについて、１度に
１ブロックずつ、データを収集し、処理を施し、成長す
るヒストグラムに加えることになる。1000の測定値ブロ
ック毎に、約６秒かかる。この速度では、10憶の測定値
の累算には、約69日を要することになる。ハードウェア
を用いたヒストグラムのコンパイルによって、データの
ヒストグラムを作成できる速度が大幅に改善される。本
発明のヒストグラム回路を用いると、少なくとも10MHz
の速度でデータ収集を行なうことができる。この速度で
は、10憶の測定値を得るのに100秒しかからない。これ
は、ソフトウェア法によるヒストグラムの速度に比べて
６万倍も速い。
り長くなるので、ソフトウェア処理を利用したデータか
らヒストグラムへのコンパイルは、極めて遅い。例え
ば、ヒューレットパッカード社製5371A時間間隔解析器
の場合、1000に及ぶ測定値のブロックについて、１度に
１ブロックずつ、データを収集し、処理を施し、成長す
るヒストグラムに加えることになる。1000の測定値ブロ
ック毎に、約６秒かかる。この速度では、10憶の測定値
の累算には、約69日を要することになる。ハードウェア
を用いたヒストグラムのコンパイルによって、データの
ヒストグラムを作成できる速度が大幅に改善される。本
発明のヒストグラム回路を用いると、少なくとも10MHz
の速度でデータ収集を行なうことができる。この速度で
は、10憶の測定値を得るのに100秒しかからない。これ
は、ソフトウェア法によるヒストグラムの速度に比べて
６万倍も速い。
ヒストグラムの作成時、新しい測定値が得られる毎
に、記憶されているビンのデータをインクリメントしな
ければならない。非インクリメントRAMの場合、このた
めには、記憶されているデータを読み取り、インクリメ
ントし、それから、RAMに書き戻す必要がある。標準的
な単一ポートのRAMを用いる場合、これには、データ収
集間の時間に、２つの記憶サイクルに加えて、インクリ
メントの計算も実施しなければならない。このため、ヒ
ストグラムを作成することができる速度に厳しい制限が
加えらる。
に、記憶されているビンのデータをインクリメントしな
ければならない。非インクリメントRAMの場合、このた
めには、記憶されているデータを読み取り、インクリメ
ントし、それから、RAMに書き戻す必要がある。標準的
な単一ポートのRAMを用いる場合、これには、データ収
集間の時間に、２つの記憶サイクルに加えて、インクリ
メントの計算も実施しなければならない。このため、ヒ
ストグラムを作成することができる速度に厳しい制限が
加えらる。
問題となる特定の事象については、事象トリガリング
を利用して、データ収集が行なわれる。回路には、収集
すべき事象の特性を示す何らかの様相が入力波形に生じ
ると、トリガ信号を発生するようにプログラムされてい
る。トリガ信号に応答して、メモリコントロールがメモ
リへのデータ流入を停止させ、メモリは、問題となる事
象からのデータである、メモリに書き込まれた最後の繰
返しデータを保持する。トリガ信号から書込み停止指令
までの遅延によって、トリガ事象に先行する、後続す
る、または、その周辺のデータが収集されることにな
る。
を利用して、データ収集が行なわれる。回路には、収集
すべき事象の特性を示す何らかの様相が入力波形に生じ
ると、トリガ信号を発生するようにプログラムされてい
る。トリガ信号に応答して、メモリコントロールがメモ
リへのデータ流入を停止させ、メモリは、問題となる事
象からのデータである、メモリに書き込まれた最後の繰
返しデータを保持する。トリガ信号から書込み停止指令
までの遅延によって、トリガ事象に先行する、後続す
る、または、その周辺のデータが収集されることにな
る。
入力波形の振幅または勾配に基づく、さまざまな従来
のトリガリングモードが存在する。例えば、最大限界値
と最小限界値（ヒステリシスバンド）を利用して、入力
信号が、正方向、負方向、または、どちらでも任意の方
向にしきい電圧を横切る時、トリガが生じるように設定
することができる。
のトリガリングモードが存在する。例えば、最大限界値
と最小限界値（ヒステリシスバンド）を利用して、入力
信号が、正方向、負方向、または、どちらでも任意の方
向にしきい電圧を横切る時、トリガが生じるように設定
することができる。
本発明は、測定データの迅速なヒストグラム作成を行
なうことのできる装置を提供することを目的とする。
なうことのできる装置を提供することを目的とする。
本発明の時間間隔データ処理回路は、パイプライン化
ハードウェアデータプロセッサーを用いて、入力時間ス
タンプ（stamp）データを時間間隔の結果に変換する。
これらの結果は、さらに処理を加えて、ハードウェア累
算ヒストグラムにすることもできるし、あるいは、限界
と比較して、時間間隔トリガ条件が生じたか否かを判断
することもできる。時間スタンプデータの処理をパイプ
ライン化することによって、これらの動作を、データ収
集を高速に保ちながら、実施することが可能になる。
ハードウェアデータプロセッサーを用いて、入力時間ス
タンプ（stamp）データを時間間隔の結果に変換する。
これらの結果は、さらに処理を加えて、ハードウェア累
算ヒストグラムにすることもできるし、あるいは、限界
と比較して、時間間隔トリガ条件が生じたか否かを判断
することもできる。時間スタンプデータの処理をパイプ
ライン化することによって、これらの動作を、データ収
集を高速に保ちながら、実施することが可能になる。
パイプラインの第１段階において、処理回路は、現在
及び前の事象からの２つの時間スタンプを引いて、測定
される事象間の時間間隔を求める。第２段階では、測定
結果と最小限界値及び最大限界値の照会を行ない、その
測定値がどのビンに属するかを判断する。この限界テス
トによって、測定値がヒストグラムの限界にあてはまる
か否かの判定が行なわれ、また、時間間隔に対する測定
トリガを行うのに必要なデータが得られる。パイプライ
ンの第３段階において、RAMの適合するヒストグラムビ
ンをインクリメントする。パイプラインの第１段階と第
３段階は、それら自体が副段階にパイプライン化され
る。
及び前の事象からの２つの時間スタンプを引いて、測定
される事象間の時間間隔を求める。第２段階では、測定
結果と最小限界値及び最大限界値の照会を行ない、その
測定値がどのビンに属するかを判断する。この限界テス
トによって、測定値がヒストグラムの限界にあてはまる
か否かの判定が行なわれ、また、時間間隔に対する測定
トリガを行うのに必要なデータが得られる。パイプライ
ンの第３段階において、RAMの適合するヒストグラムビ
ンをインクリメントする。パイプラインの第１段階と第
３段階は、それら自体が副段階にパイプライン化され
る。
時間間隔トリガ能力は、測定カウントではなく、特定
の測定結果による時間間隔測定の終了を可能ならしめ
る。これは、問題となるキー事象周辺の測定を可能にす
るので、有効な特徴である。時間間隔の結果に基づくト
リガリングは、リアルタイムによる時間スタンプデータ
のハードウェア処理によって可能になる。ユーザーが設
定した最大限界値及び最小限界値との比較結果によっ
て、測定を終了すべきか否かの判定が可能になる。
の測定結果による時間間隔測定の終了を可能ならしめ
る。これは、問題となるキー事象周辺の測定を可能にす
るので、有効な特徴である。時間間隔の結果に基づくト
リガリングは、リアルタイムによる時間スタンプデータ
のハードウェア処理によって可能になる。ユーザーが設
定した最大限界値及び最小限界値との比較結果によっ
て、測定を終了すべきか否かの判定が可能になる。
ヒストグラム結果を記憶する上でのパイプライン化を
容易にするため、時間間隔データ処理回路は、高速度の
データ累算が可能になるように、デュアルポートのRAM
を利用する。ヒストグラムの作成時、新しい測定値が得
られる毎に、記憶されているビンのデータをインクリメ
ントしなければならない。パイプラインの第３段階にお
ける読取り、インクリメント、書込み動作は、デュアル
ポートRAMに関するデータインクリメントループにラッ
チを加えることによって、副段階にパイプライン化され
る。第１の副段階において、データは、専用の読取りポ
ートを通してRAMから読み取られ、外部に保持される。
容易にするため、時間間隔データ処理回路は、高速度の
データ累算が可能になるように、デュアルポートのRAM
を利用する。ヒストグラムの作成時、新しい測定値が得
られる毎に、記憶されているビンのデータをインクリメ
ントしなければならない。パイプラインの第３段階にお
ける読取り、インクリメント、書込み動作は、デュアル
ポートRAMに関するデータインクリメントループにラッ
チを加えることによって、副段階にパイプライン化され
る。第１の副段階において、データは、専用の読取りポ
ートを通してRAMから読み取られ、外部に保持される。
パイプラインの第２の副段階において、保持されてい
るデータがインクリメントされ、デュアルポートRAMの
もう１つのポートに書き戻される。また、同じビンを繰
返しインクリメントする際、ラッチ回路は、アクセスの
コンフリクトを回避する方法を提供する。
るデータがインクリメントされ、デュアルポートRAMの
もう１つのポートに書き戻される。また、同じビンを繰
返しインクリメントする際、ラッチ回路は、アクセスの
コンフリクトを回避する方法を提供する。
さらに、ヒストグラム作成または限界テストの前に、
時間間隔の結果からオフセットを差し引いて、２つの時
間スタンプの間に存在する可能性のあるチャネルスキュ
ーを補償することができる。
時間間隔の結果からオフセットを差し引いて、２つの時
間スタンプの間に存在する可能性のあるチャネルスキュ
ーを補償することができる。
時間間隔データ処理回路は、カウントハードウェアか
ら入力される測定データを受け取って、処理を施し、圧
縮してヒストグラムにする。ハードウェアでこれらのア
クションを実施することによって、カウントハードウェ
アからリアルタイムで測定データを収集することが可能
になる。この結果、極めて短い時間量で多数の測定値の
ヒストグラム作成が可能になる。
ら入力される測定データを受け取って、処理を施し、圧
縮してヒストグラムにする。ハードウェアでこれらのア
クションを実施することによって、カウントハードウェ
アからリアルタイムで測定データを収集することが可能
になる。この結果、極めて短い時間量で多数の測定値の
ヒストグラム作成が可能になる。
処理回路による測定データ処理は、速度及び効率を改
善するため、パイプライン化される。これは、ヒストグ
ラム作成のタスクが、独立した階段で実行可能なさらに
小さなタスクに分割されることを意味する。各段階毎
に、同じ時間に、異なる測定値に関するタスクを実施す
ることができる。こうして、ヒストグラムプロセッサ
は、２つ以上のタスクを同時に実施することによってそ
の効率を増す。
善するため、パイプライン化される。これは、ヒストグ
ラム作成のタスクが、独立した階段で実行可能なさらに
小さなタスクに分割されることを意味する。各段階毎
に、同じ時間に、異なる測定値に関するタスクを実施す
ることができる。こうして、ヒストグラムプロセッサ
は、２つ以上のタスクを同時に実施することによってそ
の効率を増す。
第１図には、本発明の教示に従って構成されたパイプ
ライン化時間間隔データ処理回路の概略ブロック図が示
されている。パイプラインの第１の段階は、時間スタン
プデータのストリームを受信し、２つの接続した時間ス
タンプの引き算を行なって、２つの表現された事象間に
おける時間間隔を決算する時間スタンププロセッサー10
1である。
ライン化時間間隔データ処理回路の概略ブロック図が示
されている。パイプラインの第１の段階は、時間スタン
プデータのストリームを受信し、２つの接続した時間ス
タンプの引き算を行なって、２つの表現された事象間に
おける時間間隔を決算する時間スタンププロセッサー10
1である。
結果得られる時間間隔のデータは、ラッチ回路103に
よって保持され、ヒストグラム入力とトリガリングの両
方に用いられる。
よって保持され、ヒストグラム入力とトリガリングの両
方に用いられる。
時間間隔測定データは、事象の生じた時間を表す一連
の時間スタンプとして、処理回路に到着する。スタンプ
プロセッサ101は、２つの事象が生じた時間の引き算を
行なうことによって、すなわち、それに対応した時間ス
タンプの引き算を行なうことによって、２つの事象の時
間間隔を決算する。このタイプの時間スタンプ及び連続
した時間間隔データを発生する計器の例が、1989年２月
のヒューレットパッカードジャーナル第40巻第１号にお
けるPaul S.Stephensonの“Frequency and Time Interv
al Analyzer Measurement Hardware"に示されている。
の時間スタンプとして、処理回路に到着する。スタンプ
プロセッサ101は、２つの事象が生じた時間の引き算を
行なうことによって、すなわち、それに対応した時間ス
タンプの引き算を行なうことによって、２つの事象の時
間間隔を決算する。このタイプの時間スタンプ及び連続
した時間間隔データを発生する計器の例が、1989年２月
のヒューレットパッカードジャーナル第40巻第１号にお
けるPaul S.Stephensonの“Frequency and Time Interv
al Analyzer Measurement Hardware"に示されている。
時間間隔データは、トリガ論理回路111と共にパイプ
ラインの第２階段を構成する、ビンセレクタ105、コン
パレータ107、及びコンパレータ109に加えられる。ラッ
チ回路113及び115は、ビンセレクタ105とトリガ論理回
路111の出力をパイプラインの第３段階から分離する。
ラインの第２階段を構成する、ビンセレクタ105、コン
パレータ107、及びコンパレータ109に加えられる。ラッ
チ回路113及び115は、ビンセレクタ105とトリガ論理回
路111の出力をパイプラインの第３段階から分離する。
ビンセレクタ105は、詳細に後述するように、時間間
隔データからビンの番号を抽出する。ビンセレクタ105
は、所定の量子化ビンサイズを有するヒストグラムが得
られるように構成することができるだけである。これは
測定値が納めれるビン番号が、時間間隔データからビッ
トフィールドを直接抽出することによって決まるためで
ある。これは、ビンサイズが、カウンタと補間回路とに
用いられるタイムベースの周波数の関数である、最下位
ビットによって表わされる時間間隔の２の倍数のべき乗
にしかなり得ないという意味である。コンパレータ107
は、時間間隔データとプリセットされた上限値の比較を
行なう。同様に、コンパレータ109は、時間間隔データ
とプリセットされた下限値の比較を行なう。
隔データからビンの番号を抽出する。ビンセレクタ105
は、所定の量子化ビンサイズを有するヒストグラムが得
られるように構成することができるだけである。これは
測定値が納めれるビン番号が、時間間隔データからビッ
トフィールドを直接抽出することによって決まるためで
ある。これは、ビンサイズが、カウンタと補間回路とに
用いられるタイムベースの周波数の関数である、最下位
ビットによって表わされる時間間隔の２の倍数のべき乗
にしかなり得ないという意味である。コンパレータ107
は、時間間隔データとプリセットされた上限値の比較を
行なう。同様に、コンパレータ109は、時間間隔データ
とプリセットされた下限値の比較を行なう。
ヒストグラム操作に関して、限界は、時間間隔データ
が有効なヒストグラムの範囲内に納まるか否かの判定を
行うために設定される。時間間隔データがその限界内に
ある場合、トリガ論理回路111の出力は、有効であり、
ビンセレクタ105によって指示されるRAM記憶装置117に
おけるヒストグラムのビンは、１だけインクリメントさ
れる。限界内になければ、不図示のあふれまたは下位桁
あふれカウンタが、インクリメントされる。ヒストグラ
ムのビンに対する測定値の独特なマッピングが確実に行
なわれるようにするため、限界のテストが実施される。
限界の設定値によって、ヒストグラムの窓のオフセット
が決まる。
が有効なヒストグラムの範囲内に納まるか否かの判定を
行うために設定される。時間間隔データがその限界内に
ある場合、トリガ論理回路111の出力は、有効であり、
ビンセレクタ105によって指示されるRAM記憶装置117に
おけるヒストグラムのビンは、１だけインクリメントさ
れる。限界内になければ、不図示のあふれまたは下位桁
あふれカウンタが、インクリメントされる。ヒストグラ
ムのビンに対する測定値の独特なマッピングが確実に行
なわれるようにするため、限界のテストが実施される。
限界の設定値によって、ヒストグラムの窓のオフセット
が決まる。
時間間隔トリガリング動作の場合、限界は、時間間隔
トリガ条件に合致したか否かの判定のために設定され
る。
トリガ条件に合致したか否かの判定のために設定され
る。
ヒストグラム限界テストで実施される機能によって、
時間間隔に基づいて測定をトリガするのに必要なデータ
が得られる。トリガ論理回路111は、コンパレータ107及
び109の出力の関数として出力信号を発生する論理ネッ
トワークである。マルチプレクサ119は、可能性のある
８つの信号、すなわち、MAXGT（最大限界を超える）、M
AXEQ（最大限界に等しい）、MAXLT（最大限界未満）、M
INGT（最小限界を超える）、MINLT（最小限界未満）、I
NRANGE（最小限界と最大限界の範囲内）、OUTRANGE（最
大限界を超えるか、最小限界未満）、及び、ISF TRIGG
ER（間隔サンプリング周波数）からトリガ出力を選択す
る。これらの信号のうち最初の５つは、振幅コンパレー
タによって直接得られる。ISFトリガ信号は、２ビット
によって、時間間隔データが、最大限界に等しいか、最
小限界に等しいか、最小限界と最大限界の間か、あるい
は、範囲外であるかを指定する。
時間間隔に基づいて測定をトリガするのに必要なデータ
が得られる。トリガ論理回路111は、コンパレータ107及
び109の出力の関数として出力信号を発生する論理ネッ
トワークである。マルチプレクサ119は、可能性のある
８つの信号、すなわち、MAXGT（最大限界を超える）、M
AXEQ（最大限界に等しい）、MAXLT（最大限界未満）、M
INGT（最小限界を超える）、MINLT（最小限界未満）、I
NRANGE（最小限界と最大限界の範囲内）、OUTRANGE（最
大限界を超えるか、最小限界未満）、及び、ISF TRIGG
ER（間隔サンプリング周波数）からトリガ出力を選択す
る。これらの信号のうち最初の５つは、振幅コンパレー
タによって直接得られる。ISFトリガ信号は、２ビット
によって、時間間隔データが、最大限界に等しいか、最
小限界に等しいか、最小限界と最大限界の間か、あるい
は、範囲外であるかを指定する。
ヒストグラム操作の場合、INRANGEトリガ信号が、デ
ータをヒストグラムに加えるべきか否かの判定を行なう
のに有効なデータタグとして用いられる。
ータをヒストグラムに加えるべきか否かの判定を行なう
のに有効なデータタグとして用いられる。
パイプラインの第３段階は、RAM記憶装置117である。
RAM記憶装置117は、セレクタ105によって選択され、ラ
ッチ回路113に保持されているヒストグラムのビンの現
在カウントを読み取り、そのビンのカウントをインクリ
メントして、書き込んで戻す。
RAM記憶装置117は、セレクタ105によって選択され、ラ
ッチ回路113に保持されているヒストグラムのビンの現
在カウントを読み取り、そのビンのカウントをインクリ
メントして、書き込んで戻す。
ヒストグラム回路の読取り／インクリメント／書込み
サイクルをパイプライン化することができるので、デュ
アルポートRAMを利用して、ヒストグラムのビンカウン
トが保持される。パイプライン化によって、各クロック
サイクル毎に行なうメモリへのアクセスは１回だけです
むことになる。このため、各サイクル毎に２回のアクセ
スを必要とする通例の単一ポートRAMに比べて、速度の
点でかなり有利になる。各クロックサイクル毎に、デュ
アルポートRAMの一方のポートを介して１つのビン位置
が読み取られ、同時に、もう一方のポートを介してもう
１つのビン位置が書き込まれる。
サイクルをパイプライン化することができるので、デュ
アルポートRAMを利用して、ヒストグラムのビンカウン
トが保持される。パイプライン化によって、各クロック
サイクル毎に行なうメモリへのアクセスは１回だけです
むことになる。このため、各サイクル毎に２回のアクセ
スを必要とする通例の単一ポートRAMに比べて、速度の
点でかなり有利になる。各クロックサイクル毎に、デュ
アルポートRAMの一方のポートを介して１つのビン位置
が読み取られ、同時に、もう一方のポートを介してもう
１つのビン位置が書き込まれる。
両方のポートが同じビン位置にアクセスしている場合
には、特殊な取扱いが必要になる。これは、１続きにな
った２つの測定値が、同じビンに納められる場合に生じ
る。この場合、書き込んでRAMに戻されるべきインクリ
メントされた値が、RAMから読み取られている値の代わ
りに、インクリメンタ・ラッチ回路に戻されて保持され
る。さらに、次のクロックサイクルにおいて、この値に
２度目のインクリメントが行なわれる。この操作につい
ては、さらに詳細に後述する。
には、特殊な取扱いが必要になる。これは、１続きにな
った２つの測定値が、同じビンに納められる場合に生じ
る。この場合、書き込んでRAMに戻されるべきインクリ
メントされた値が、RAMから読み取られている値の代わ
りに、インクリメンタ・ラッチ回路に戻されて保持され
る。さらに、次のクロックサイクルにおいて、この値に
２度目のインクリメントが行なわれる。この操作につい
ては、さらに詳細に後述する。
パイプラインにおける段階及び副段階は、自走（free
running）ロード可能カウント121からのクロックパル
スによって刻時される。重要なのは、パイプラインのク
ロックと事象データの到着を同期させることである。カ
ウンタ121は、高周波数のマスタークロックからクロッ
ク入力を受信して、測定事象が生じなければ、周期的に
クロック出力パルス（CLK）を送り出す。測定事象が発
生すると、カウンタは、そのロードポートにおける事象
カウンタ回路（不図示）からの適合する入力によってリ
セットされ、従って、クロック出力が、時間スタンププ
ロセッサ101に到着する事象データと同期することにな
る。測定事象が、64ns毎に１回ほどの頻度で生じる可能
性のある特定の実施例の場合、再ロードされない限り、
カウンタは、56ns毎にクロックパルスを送り出す。この
クロック動作によって、パイプラインにおけるデータが
ヒストグラムのRAM記憶装置に確実に記憶されることに
なり、事象が終了しても、トリガ論理回路111は、トリ
ガリング信号を送り出す。
running）ロード可能カウント121からのクロックパル
スによって刻時される。重要なのは、パイプラインのク
ロックと事象データの到着を同期させることである。カ
ウンタ121は、高周波数のマスタークロックからクロッ
ク入力を受信して、測定事象が生じなければ、周期的に
クロック出力パルス（CLK）を送り出す。測定事象が発
生すると、カウンタは、そのロードポートにおける事象
カウンタ回路（不図示）からの適合する入力によってリ
セットされ、従って、クロック出力が、時間スタンププ
ロセッサ101に到着する事象データと同期することにな
る。測定事象が、64ns毎に１回ほどの頻度で生じる可能
性のある特定の実施例の場合、再ロードされない限り、
カウンタは、56ns毎にクロックパルスを送り出す。この
クロック動作によって、パイプラインにおけるデータが
ヒストグラムのRAM記憶装置に確実に記憶されることに
なり、事象が終了しても、トリガ論理回路111は、トリ
ガリング信号を送り出す。
特定の実施例 第２図には、第１図の時間スタンププロセッサ101に
関するより詳細な概略ブロック図が示されている。時間
スタンププロセッサ101には、パイプライン化された処
理の３つの副段階がある。第１の副段階203では、２つ
の時間スタンプの引き算を行なって、時間間隔結果が求
められる。第２の副段階207では、時間間隔の結果から
オフセットを引いて、チャネルスキューが補正される。
第３の副段階211では、この時間間隔の結果が、2nsの２
進数及び200psの２進化10進数から１つの200psの２進数
に変換される。副段階は、ラッチ回路201、205、209、
及び、213によって分割されている。ラッチ回路209、及
び213には、また、2:1の多重入力ポートが含まれてお
り、第２または第３の副段階の機能を使用可能にした
り、あるいはバイパスしたりする働きをする。
関するより詳細な概略ブロック図が示されている。時間
スタンププロセッサ101には、パイプライン化された処
理の３つの副段階がある。第１の副段階203では、２つ
の時間スタンプの引き算を行なって、時間間隔結果が求
められる。第２の副段階207では、時間間隔の結果から
オフセットを引いて、チャネルスキューが補正される。
第３の副段階211では、この時間間隔の結果が、2nsの２
進数及び200psの２進化10進数から１つの200psの２進数
に変換される。副段階は、ラッチ回路201、205、209、
及び、213によって分割されている。ラッチ回路209、及
び213には、また、2:1の多重入力ポートが含まれてお
り、第２または第３の副段階の機能を使用可能にした
り、あるいはバイパスしたりする働きをする。
本発明の処理回路は、さまざまなやり方で実現するこ
とができるが、発明者の知り得たところによれば、特に
適合する実施例には、ゲート長が1.5ミクロンのCMOSゲ
ートアレイや、CMOSによる高速静的デュアルポートRAM
がある。
とができるが、発明者の知り得たところによれば、特に
適合する実施例には、ゲート長が1.5ミクロンのCMOSゲ
ートアレイや、CMOSによる高速静的デュアルポートRAM
がある。
２進時間スタンプ入力データが、ラッチ回路201に保
持される。２進データには、カウンタや補間回路からの
数字を含めることができ、これによって、測定値の精度
が増すことになる。
持される。２進データには、カウンタや補間回路からの
数字を含めることができ、これによって、測定値の精度
が増すことになる。
時間スタンププロセッサの動作を明らかにするため後
述することになる特定の実施例の場合、各時間スタンプ
は、長さが36ビットになる。時間スタンプの上位32ビッ
トは、前の事象以降に生じた、2nsのクロック期間の数
を記録している時間カウンタに基づいて、ある事象の生
じた時間を表わすものである。時間スタンプの下位４ビ
ットは、補間回路からのものであり、その事象と、500M
Hzのタイムベースの次のエッジとの間で生じた、200ps
の期間の数を表わしている。多種多様なデジタルデータ
のタイプを利用して、本発明の教示を実現することがで
きるのは明らかである。
述することになる特定の実施例の場合、各時間スタンプ
は、長さが36ビットになる。時間スタンプの上位32ビッ
トは、前の事象以降に生じた、2nsのクロック期間の数
を記録している時間カウンタに基づいて、ある事象の生
じた時間を表わすものである。時間スタンプの下位４ビ
ットは、補間回路からのものであり、その事象と、500M
Hzのタイムベースの次のエッジとの間で生じた、200ps
の期間の数を表わしている。多種多様なデジタルデータ
のタイプを利用して、本発明の教示を実現することがで
きるのは明らかである。
スタンププロセッサのパイプラインの第１段階におい
て、時間スタンプ減算器203が、カウンタと補間回路か
ら受信した入力に含まれている２つの時間スタンプTIME
STAMP Ｎ−１とTIME STAMP Ｎの引き算を行なう。
て、時間スタンプ減算器203が、カウンタと補間回路か
ら受信した入力に含まれている２つの時間スタンプTIME
STAMP Ｎ−１とTIME STAMP Ｎの引き算を行なう。
補間回路の動作に関して、各時間スタンプは、２つの
部分から構成されている。上位32ビットは、ある事象が
生じる時間ZDTの階段を表わす２進値である。時間スタ
ンプのデータを提供する時間カウンタ（不図示）は、50
0MHzのクロックによって2ns毎にインクリメントする。
時間スタンプデータの下位４ビットは、補間回路（不図
示）によって発生する２進化10進数（BCD）値である。
補間回路は、その事象と500MHzのクロックの次のサイク
ルとの間で経過する200psの期間の数を求めることによ
って、測定の時間分解能を高める。補間回路によって、
クロックの各2nsのサイクルが10の200psのサイクルに有
効に分解される。
部分から構成されている。上位32ビットは、ある事象が
生じる時間ZDTの階段を表わす２進値である。時間スタ
ンプのデータを提供する時間カウンタ（不図示）は、50
0MHzのクロックによって2ns毎にインクリメントする。
時間スタンプデータの下位４ビットは、補間回路（不図
示）によって発生する２進化10進数（BCD）値である。
補間回路は、その事象と500MHzのクロックの次のサイク
ルとの間で経過する200psの期間の数を求めることによ
って、測定の時間分解能を高める。補間回路によって、
クロックの各2nsのサイクルが10の200psのサイクルに有
効に分解される。
２つの事象の時間間隔は、各事象に関連した時間スタ
ンプの引き算を行なうことによって求められる。時間ス
タンププロセッサ101は、必ずTIME STAMP Ｎにおける
カウンタ値（ZDTN）からTIME STAMP Ｎ−１における
カウンタ値（ZDTN-1）を引き、一方で、TIME STAMP
Ｎ−１における値（ITN-1）からTIMESTAMP Ｎからの補
間回路の値（ITN）を引く、これは、補間回路の値は、
カウンタ値から引かれるので、直接、カウンタ値の結果
に付加することができないためである。事象間の時間間
隔は、次のように計算する： 時間間隔＝（ZDTN−ITN）−（ZDTN-1−ITN-1） 時間間隔＝（ZDTN−ZDTN-1）＋（ITN-1−ITN） 36ビットの時間スタンプ減算器203は、標準的な４ビ
ットの加算ブロック、桁上げルックアヘッドブロック、
及び、補間回路の結果を扱う特殊な４ビットの減算ブロ
ックによって実現することができる。補間回路用減算器
ブロックは、２進数と２進化10進数のいずれかによる引
き算を行なうように選択することができる。これによっ
て、補間回路は、２進化10進補間回路と２進補間回路の
いずれかにすることができる。補間回路用減算ブロック
の極性を反転し、直接、36ビットのヒストグラム作成を
行なえるようにすることも可能である。
ンプの引き算を行なうことによって求められる。時間ス
タンププロセッサ101は、必ずTIME STAMP Ｎにおける
カウンタ値（ZDTN）からTIME STAMP Ｎ−１における
カウンタ値（ZDTN-1）を引き、一方で、TIME STAMP
Ｎ−１における値（ITN-1）からTIMESTAMP Ｎからの補
間回路の値（ITN）を引く、これは、補間回路の値は、
カウンタ値から引かれるので、直接、カウンタ値の結果
に付加することができないためである。事象間の時間間
隔は、次のように計算する： 時間間隔＝（ZDTN−ITN）−（ZDTN-1−ITN-1） 時間間隔＝（ZDTN−ZDTN-1）＋（ITN-1−ITN） 36ビットの時間スタンプ減算器203は、標準的な４ビ
ットの加算ブロック、桁上げルックアヘッドブロック、
及び、補間回路の結果を扱う特殊な４ビットの減算ブロ
ックによって実現することができる。補間回路用減算器
ブロックは、２進数と２進化10進数のいずれかによる引
き算を行なうように選択することができる。これによっ
て、補間回路は、２進化10進補間回路と２進補間回路の
いずれかにすることができる。補間回路用減算ブロック
の極性を反転し、直接、36ビットのヒストグラム作成を
行なえるようにすることも可能である。
時間スタンプ値は、被減数（TIME STAMP Ｎの内
容）を減数（TIME STAMP Ｎ−１の内容）の２の補数
に加えることによって、加算器で引かれる。これは、TI
ME STAMP Ｎ−１の反転出力が加算器に接続し、加算
器連鎖に対する繰上げ入力を肯定して、１を加えること
によって実現する。
容）を減数（TIME STAMP Ｎ−１の内容）の２の補数
に加えることによって、加算器で引かれる。これは、TI
ME STAMP Ｎ−１の反転出力が加算器に接続し、加算
器連鎖に対する繰上げ入力を肯定して、１を加えること
によって実現する。
時間スタンププロセッサのパイプラインにおける第２
段階において、チャネルスキュー減算器207は、減算器2
03で計算した時間間隔値からオフセット値を引く。この
計算は、保持開始信号と保持停止信号のスキューを補償
するのに必要になる可能性がある。このスキューの影響
は、ヒストグラム作成前に、時間間隔の結果からくくり
出さなければならない。処理回路の受信した測定データ
が１組のビン値に圧縮される場合、ヒストグラムの作成
完了後にこの計算を行なうことはできない。その時点で
は、所定のビンの測定値のうち、スキューの影響で間違
ったビンに納められたことになるものがいくつあるかを
判定するのは不可能である。
段階において、チャネルスキュー減算器207は、減算器2
03で計算した時間間隔値からオフセット値を引く。この
計算は、保持開始信号と保持停止信号のスキューを補償
するのに必要になる可能性がある。このスキューの影響
は、ヒストグラム作成前に、時間間隔の結果からくくり
出さなければならない。処理回路の受信した測定データ
が１組のビン値に圧縮される場合、ヒストグラムの作成
完了後にこの計算を行なうことはできない。その時点で
は、所定のビンの測定値のうち、スキューの影響で間違
ったビンに納められたことになるものがいくつあるかを
判定するのは不可能である。
OFFSET_ENABLEビットがラッチ回路209でセットされる
と、チャネルスキュー減算器が使用可能になる。ラッチ
回路209は、チャネルスキュー減算器207の出力を選択し
て、保持する。OFFSET_ENABLEがセットされない場合、
ラッチ209は、ラッチ205の出力を選択して、保持し、チ
ャネルスキュー減算器207をバイパスする。
と、チャネルスキュー減算器が使用可能になる。ラッチ
回路209は、チャネルスキュー減算器207の出力を選択し
て、保持する。OFFSET_ENABLEがセットされない場合、
ラッチ209は、ラッチ205の出力を選択して、保持し、チ
ャネルスキュー減算器207をバイパスする。
時間スタンププロセッサのパイプラインにおける第３
段階では、変換プロセッサ211は、時間間隔データを32
ビットの２進数による2nsのカウント及び４ビットの２
進化10進数による200psのカウントの形成から36ビット
の２進数による200psのカウントの形式に変換する。こ
の変換によって、カウンタ及び補間回路の値が、ヒスト
グラムRAMの全てのビンを利用することで、全データワ
ードに関するヒストグラム作成を可能にする１つの２進
値に変換される。
段階では、変換プロセッサ211は、時間間隔データを32
ビットの２進数による2nsのカウント及び４ビットの２
進化10進数による200psのカウントの形成から36ビット
の２進数による200psのカウントの形式に変換する。こ
の変換によって、カウンタ及び補間回路の値が、ヒスト
グラムRAMの全てのビンを利用することで、全データワ
ードに関するヒストグラム作成を可能にする１つの２進
値に変換される。
変換プロセッサ211は、32ビットのZDT値に10をかけて
（200psのカウントに変換する）、２進化10進数による
補間回路の値を加えることによって、変換を行なう。３
ビットだけシフトしたZDTビットの値（それに８をかけ
るため）と１ビットだけシフトしたZDTの値（それに２
をかけるため）を加えることによって、10をかけること
ができる。
（200psのカウントに変換する）、２進化10進数による
補間回路の値を加えることによって、変換を行なう。３
ビットだけシフトしたZDTビットの値（それに８をかけ
るため）と１ビットだけシフトしたZDTの値（それに２
をかけるため）を加えることによって、10をかけること
ができる。
２つの加算について既述したが（８＊ZDT＋２＊ZDT＋
補間回路）、この変換は、特殊な１つの加算器によって
１つの階段で実施することができる。２進化10進数の３
つの下位ビットと連続した、３ビットだけ左シフトした
32ビットのZDT値（８＊ZDT）が、左へ１ビットだけシフ
トしたZDT値（２＊ZDT）に加算される。これによって、
補間回路の値の最上位ビットを除く全てのビットについ
て処理が行なわれることになる。それはくくり出され
て、ビット３への繰り上げ時に加算される。３ビットま
たは２進化10進数のMSBからの繰上げがセットされる
と、加算器のビット３に繰上げが発生する。これは、２
進化10進数のMSBがついセットされようと、ビット３の
繰上げは決して発生せず、また、ビット３から繰上げが
生じる毎に、２進化10進数のMSBが０になるので、有効
である。
補間回路）、この変換は、特殊な１つの加算器によって
１つの階段で実施することができる。２進化10進数の３
つの下位ビットと連続した、３ビットだけ左シフトした
32ビットのZDT値（８＊ZDT）が、左へ１ビットだけシフ
トしたZDT値（２＊ZDT）に加算される。これによって、
補間回路の値の最上位ビットを除く全てのビットについ
て処理が行なわれることになる。それはくくり出され
て、ビット３への繰り上げ時に加算される。３ビットま
たは２進化10進数のMSBからの繰上げがセットされる
と、加算器のビット３に繰上げが発生する。これは、２
進化10進数のMSBがついセットされようと、ビット３の
繰上げは決して発生せず、また、ビット３から繰上げが
生じる毎に、２進化10進数のMSBが０になるので、有効
である。
ラッチ回路209でTRANSFORM_ENABLEビットがセットさ
れると、チャネルスキュー減算器が使用可能になる。ラ
ッチ回路209は、チャネルスキュー減算器207の出力を選
択して、保持する。TRANSFORM_ENABLEがセットされなけ
れば、ラッチ回路209が、ラッチ回路205の出力を選択し
て、保持し、チャネルスキュー減算器207をバイパスす
る。ラッチ回路213は、第１図のラッチ回路103に対応し
ており、ビンセレクタ105への入力に備えて、時間スタ
ンププロセッサ101の出力を保持する。
れると、チャネルスキュー減算器が使用可能になる。ラ
ッチ回路209は、チャネルスキュー減算器207の出力を選
択して、保持する。TRANSFORM_ENABLEがセットされなけ
れば、ラッチ回路209が、ラッチ回路205の出力を選択し
て、保持し、チャネルスキュー減算器207をバイパスす
る。ラッチ回路213は、第１図のラッチ回路103に対応し
ており、ビンセレクタ105への入力に備えて、時間スタ
ンププロセッサ101の出力を保持する。
ビンセレクタ105は、所定の量子化ビンサイズを有す
るヒストグラムが得られるように構成することができる
だけである。これは、測定値が納められるビンの番号は
36ビットの測定結果から13ビットのフィールドを直接抽
出することによって決まるためである。これは、変換プ
ロセッサ203が使用可能になった場合、ビンのサイズ
は、200psの２の倍数の累乗にしかなり得ず、また、変
換プロセッサ211が使用可能にならなかった場合、2nsの
２の倍数の累乗にしかなり得ないという意味である。
るヒストグラムが得られるように構成することができる
だけである。これは、測定値が納められるビンの番号は
36ビットの測定結果から13ビットのフィールドを直接抽
出することによって決まるためである。これは、変換プ
ロセッサ203が使用可能になった場合、ビンのサイズ
は、200psの２の倍数の累乗にしかなり得ず、また、変
換プロセッサ211が使用可能にならなかった場合、2nsの
２の倍数の累乗にしかなり得ないという意味である。
現在説明中の特定の実施例の場合、ビンの番号値は、
RAM記憶装置117が保持できるビット数を選択するマルチ
プレクサによって、時間間隔値から抽出される。例え
ば、8KのRAM位置の場合、24:1のマルチプレクサを13利
用して、36ビットの測定値から可能性のある24の13ビッ
トフィールドが選択される。
RAM記憶装置117が保持できるビット数を選択するマルチ
プレクサによって、時間間隔値から抽出される。例え
ば、8KのRAM位置の場合、24:1のマルチプレクサを13利
用して、36ビットの測定値から可能性のある24の13ビッ
トフィールドが選択される。
第３図には、第１図のRAM記憶装置117のより詳細な概
略ブロック図が示されている。デュアルポートRAMは、
ヒストグラム記憶回路の読取り、インクリメント、書込
みサイクルをパイプライン化することができるので、こ
のタイプのRAM303は、ヒストグラムのビンカウントを記
憶する。記憶パイプラインの第１の副段階において、RA
M303の選択されたビンからビンの値が読み取られる。第
２の副段階では、インクリメンタ305がビンの値をイン
クリメントし、インクリメントした値は、RAM303に書き
込んで戻される。パイプライン化によって、クロックサ
イクル毎に行なわれるメモリのアクセスは、事実上１回
だけになる。このため、サイクル毎に２回のアクセスを
必要とする通例の単一ポートRAMに比べると、速度につ
いて大幅に有利になる。
略ブロック図が示されている。デュアルポートRAMは、
ヒストグラム記憶回路の読取り、インクリメント、書込
みサイクルをパイプライン化することができるので、こ
のタイプのRAM303は、ヒストグラムのビンカウントを記
憶する。記憶パイプラインの第１の副段階において、RA
M303の選択されたビンからビンの値が読み取られる。第
２の副段階では、インクリメンタ305がビンの値をイン
クリメントし、インクリメントした値は、RAM303に書き
込んで戻される。パイプライン化によって、クロックサ
イクル毎に行なわれるメモリのアクセスは、事実上１回
だけになる。このため、サイクル毎に２回のアクセスを
必要とする通例の単一ポートRAMに比べると、速度につ
いて大幅に有利になる。
ビン番号の入力は、第１図のラッチ回路113に対応す
る読取りアドレスラッチ回路301に保持される。ラッチ
回路301の出力は、RAM303の読取りアドレスポートに加
えられる。ビン番号は、RAM303の読取りのためのアドレ
スとして用いられ、該ビンアドレスからの値は、RAM303
のポート１から出力されて、インクリメンタラッチ回路
305に保持される。インクリメンタ307は、インクリメン
タラッチ回路305に記憶されているビン値に１を加え
る。
る読取りアドレスラッチ回路301に保持される。ラッチ
回路301の出力は、RAM303の読取りアドレスポートに加
えられる。ビン番号は、RAM303の読取りのためのアドレ
スとして用いられ、該ビンアドレスからの値は、RAM303
のポート１から出力されて、インクリメンタラッチ回路
305に保持される。インクリメンタ307は、インクリメン
タラッチ回路305に記憶されているビン値に１を加え
る。
ラッチ回路301の出力は、書込みアドレスラッチ回路3
09にも加えられ、従って、書込みアドレスラッチ回路
は、現在読取りアドレスラッチ回路301に納められてい
るビンアドレスの直前に位置したビンアドレスを必ず保
持することになる。ラッチ回路309の出力は、RAM303の
書込みアドレスポートに加えられる。従って、先行する
ビン番号は、RAM303に書き込んで戻すためのアドレスと
して用いられる。書き込んで戻すべきデータは、インク
リメンタ回路307から入力される。
09にも加えられ、従って、書込みアドレスラッチ回路
は、現在読取りアドレスラッチ回路301に納められてい
るビンアドレスの直前に位置したビンアドレスを必ず保
持することになる。ラッチ回路309の出力は、RAM303の
書込みアドレスポートに加えられる。従って、先行する
ビン番号は、RAM303に書き込んで戻すためのアドレスと
して用いられる。書き込んで戻すべきデータは、インク
リメンタ回路307から入力される。
RAM303の両方のポートが、同じ位置にアクセスしてい
る場合には、特殊な取扱いが必要になる。これが生じる
場合、１続きの２つの測定値が同じビンに納められてい
ることを意味している。
る場合には、特殊な取扱いが必要になる。これが生じる
場合、１続きの２つの測定値が同じビンに納められてい
ることを意味している。
デュアルポートRAM303に対するアクセスのコンフリク
トは、ビンアドレスコンパレータ311によって検出され
る。コンパレータ311は、ラッチ回路301及び309からの
出力、すなわち、RAM303の読取りポート及び書込みポー
トに関するアドレスの比較を行なう恒等（equality）コ
ンパレータである。
トは、ビンアドレスコンパレータ311によって検出され
る。コンパレータ311は、ラッチ回路301及び309からの
出力、すなわち、RAM303の読取りポート及び書込みポー
トに関するアドレスの比較を行なう恒等（equality）コ
ンパレータである。
アクセスコンフリクトは、ラッチ回路301及び309から
ビン番号を受信し、その比較を行ない、2:1のラッチ回
路305の動作を制御する再保持出力を送り出すコンパレ
ータによって認められる。ラッチ回路305は、出力が再
保持信号によって制御され、フリップフロップが後続す
る、2:1のマルチプレクサから構成される。２つの順次
ビン番号が等しい場合、読取りアドレス及び書込みアド
レスは等しく、コンパレータ311の再保持出力が有効に
なり、インクリメンタ307からのインクリメント値が、R
AM303のポート１から読取り中の値の代りに、インクリ
メンタのラッチ回路305に戻されて保持されることにな
る。さらに、次のクロックサイクル時に、この値の２度
目のインクリメントが行なわれる。
ビン番号を受信し、その比較を行ない、2:1のラッチ回
路305の動作を制御する再保持出力を送り出すコンパレ
ータによって認められる。ラッチ回路305は、出力が再
保持信号によって制御され、フリップフロップが後続す
る、2:1のマルチプレクサから構成される。２つの順次
ビン番号が等しい場合、読取りアドレス及び書込みアド
レスは等しく、コンパレータ311の再保持出力が有効に
なり、インクリメンタ307からのインクリメント値が、R
AM303のポート１から読取り中の値の代りに、インクリ
メンタのラッチ回路305に戻されて保持されることにな
る。さらに、次のクロックサイクル時に、この値の２度
目のインクリメントが行なわれる。
アクセスのコンフリクトが生じるが、記憶パイプライ
ンの第１の段階と第２の段階の両方とも有効なデータで
ある場合、RAMに対する読取りも、書込みも、うまく行
なわれる必要はなく、指定のビンのデータが、続けて２
度インクリメントするだけでよい。必要なのは、次のク
ロックサイクル時に、RAMがすぐにでも任意の位置にア
クセスできるようになっているという点である。次の非
コンフリクトアクセスサイクル時に、正しいデータがRA
Mに書き込んで戻される。アービトレーション制御を行
なわないスレーブデュアルポートRAMを用いることによ
って、これらの要件が満たされる。Integrated Device
Technology社製IDT7142スレーブデュアルポートRAMのよ
うなRAM素子が、本応用例には適している。
ンの第１の段階と第２の段階の両方とも有効なデータで
ある場合、RAMに対する読取りも、書込みも、うまく行
なわれる必要はなく、指定のビンのデータが、続けて２
度インクリメントするだけでよい。必要なのは、次のク
ロックサイクル時に、RAMがすぐにでも任意の位置にア
クセスできるようになっているという点である。次の非
コンフリクトアクセスサイクル時に、正しいデータがRA
Mに書き込んで戻される。アービトレーション制御を行
なわないスレーブデュアルポートRAMを用いることによ
って、これらの要件が満たされる。Integrated Device
Technology社製IDT7142スレーブデュアルポートRAMのよ
うなRAM素子が、本応用例には適している。
通常、デュアルポートRAMのバンクは、アクセスコン
フリクト時に、どのポートが制御を受けるかを決めるア
ービトレーション論理回路を含む、１つのマスター部分
から構成される。従って、このマスター部分は、アービ
トレーション論理回路を備えていない他のスレーブ部分
に対し、その決定を伝える。こうして、メモリバンク全
体が調和のとれた働きをする。ただし、解説の特定の実
施例については、スレーブ部分しか利用することができ
ない。マスター部分は、アクセスコンフリクトに続くサ
イクル時には、両方のポートに対する任意のアクセスを
阻止することになる。このため、リアルタイムのデータ
収集システムにおいてデータを消失することになる。
フリクト時に、どのポートが制御を受けるかを決めるア
ービトレーション論理回路を含む、１つのマスター部分
から構成される。従って、このマスター部分は、アービ
トレーション論理回路を備えていない他のスレーブ部分
に対し、その決定を伝える。こうして、メモリバンク全
体が調和のとれた働きをする。ただし、解説の特定の実
施例については、スレーブ部分しか利用することができ
ない。マスター部分は、アクセスコンフリクトに続くサ
イクル時には、両方のポートに対する任意のアクセスを
阻止することになる。このため、リアルタイムのデータ
収集システムにおいてデータを消失することになる。
周波数トリガリング プロセッサ回路のうち２つを並列に用いることによっ
て、測定中の信号に選択周波数が生じるとトリガするこ
とが可能になる。一方のプロセッサは、上述のように、
測定事象から時間スタンプデータを受信する。もう一方
のプロセッサ回路は、カウンタ回路から事象スタンプデ
ータを受信し、同様にその処理を行なって、開始事象と
停止事象の間に生じた事象数のカウントを送り出す。結
果は、測定時間と、その時間中の事象数であり、これか
らの周波数を計算することができる。
て、測定中の信号に選択周波数が生じるとトリガするこ
とが可能になる。一方のプロセッサは、上述のように、
測定事象から時間スタンプデータを受信する。もう一方
のプロセッサ回路は、カウンタ回路から事象スタンプデ
ータを受信し、同様にその処理を行なって、開始事象と
停止事象の間に生じた事象数のカウントを送り出す。結
果は、測定時間と、その時間中の事象数であり、これか
らの周波数を計算することができる。
ただし、リアルタイムのトリガリングの場合、周波数
の計算が緩慢になった、あるいは、高価なハードウェア
が必要になる可能性がある。代替案として、時間間隔の
サンプリングによって測定することが可能であり、こう
した準備によって、停止事象が、プリセットした時間期
間の経過後における次の事象になる。おおよその測定時
間及び周波数を知ることによって、量子化エラーが±１
カウントの期待カウントを求めることができる。事象ス
タンププロセッサ回路におけるコンパレータ107及び109
に関する最大限界及び最小限界は、それぞれ、期待事象
カウント±１に設定することができる。トリガ出力は、
測定信号が、選択されたトリが周波数であることを表わ
している。上述のISF TRIGGER信号が、適合するトリガ
を生じさせることができる。この結果は、時間スタンプ
プロセッサ回路からの時間間隔データと、カウント及び
対応する時間についてプログラムされたルックアップテ
ーブルの比較によって、チェックすることができる。
の計算が緩慢になった、あるいは、高価なハードウェア
が必要になる可能性がある。代替案として、時間間隔の
サンプリングによって測定することが可能であり、こう
した準備によって、停止事象が、プリセットした時間期
間の経過後における次の事象になる。おおよその測定時
間及び周波数を知ることによって、量子化エラーが±１
カウントの期待カウントを求めることができる。事象ス
タンププロセッサ回路におけるコンパレータ107及び109
に関する最大限界及び最小限界は、それぞれ、期待事象
カウント±１に設定することができる。トリガ出力は、
測定信号が、選択されたトリが周波数であることを表わ
している。上述のISF TRIGGER信号が、適合するトリガ
を生じさせることができる。この結果は、時間スタンプ
プロセッサ回路からの時間間隔データと、カウント及び
対応する時間についてプログラムされたルックアップテ
ーブルの比較によって、チェックすることができる。
以上説明したように、本発明を用いることにより、測
定データの迅速なヒストグラム化を行うことができる。
定データの迅速なヒストグラム化を行うことができる。
第１図は本発明の教示に従って構築されたパイプライン
時間間隔データ処理回路の概略ブロック図である。 第２図は時間スタンププロセッサの概略ブロック図であ
る。 第３図はRAM記憶装置の概略ブロック図である。 101:時間スタンププロセッサ 103、113、115:ラッチ回路 105:ビンセレクタ 107、109:コンパレータ 111:トリガ論理回路 117:RAM記憶装置 119:マルチプレクサ、121:カウンタ
時間間隔データ処理回路の概略ブロック図である。 第２図は時間スタンププロセッサの概略ブロック図であ
る。 第３図はRAM記憶装置の概略ブロック図である。 101:時間スタンププロセッサ 103、113、115:ラッチ回路 105:ビンセレクタ 107、109:コンパレータ 111:トリガ論理回路 117:RAM記憶装置 119:マルチプレクサ、121:カウンタ
Claims (14)
- 【請求項１】信号測定事象からの時間スタンプデータを
時間間隔結果に変換し、該結果に処理を加えて、ビンを
有する、ハードウェアによる累算ヒストグラムにするた
めのパイプライン化時間間隔データ処理回路であって、 複数の信号測定事象に対応する、事象が発生した時間を
記した、電気信号に関する時間スタンプデータを測定す
るカウント手段と、 前記時間スタンプデータを受信し、２つの連続した時間
スタンプを差し引いて、連続する事象間の時間間隔を表
す時間間隔結果を発生し、時間間隔結果出力信号を送り
出す時間スタンププロセッサ手段と、 前記時間スタンププロセッサ手段からの時間間隔結果出
力信号に応答し、前記時間間隔結果と最小及び最大限界
値を比較して、前記時間間隔結果が有効なヒストグラム
・データであるか否かを判定し、前記時間間隔結果が有
効なヒストグラム・データである場合には、有効データ
出力信号を送り出すコンパレータ手段と、 前記時間スタンププロセッサ手段からの前記時間間隔結
果出力信号に応答し、前記時間間隔結果がどのヒストグ
ラム・ビンに属するかを識別し、決定して、ビン番号出
力信号を送り出すビンセレクタ手段と、 前記ヒストグラム・ビンのそれぞれに対して前記時間間
隔結果が関連づけられた回数を表わす各カウントを記憶
する手段であって、前記ビン番号出力信号および有効デ
ータ出力信号に応答して、前記ヒストグラム・ビンに関
するカウントを記憶し、前記コンパレータ手段が、時間
間隔結果に関して有効データ出力信号を送り出している
場合、当該時間間隔結果に関するビン番号出力信号に対
応するヒストグラム・ビンのカウントをインクリメント
する記憶手段と、 を備えて成り、前記記憶手段は、サイクルを有するクロ
ックに応答する論理回路を備えていて、１クロック・サ
イクルの間に、先行サイクルにおいて既にインクリメン
トされたカウントを記憶し、また、後続サイクルにおい
て、カウントをインクリメントして記憶する働きをす
る、時間間隔データ処理回路。 - 【請求項２】前記時間スタンププロセッサ手段に接続さ
れた入力と、前記ビンセレクタに接続された出力とを有
し、前記時間間隔結果出力信号をラッチするラッチ手段
をさらに備えて成ることを特徴とする、請求項１に記載
の処理回路。 - 【請求項３】第１の入力と第２の入力を有し、高周波マ
スタークロックから信号を受信し、信号測定事象が生じ
なければ、出力パルスを周期的に発生し、信号測定事象
が生じると、第２のポートにおける前記カウント手段か
らの信号によってリセットされ、前記出力パルスが前記
時間スタンププロセッサ手段における前記時間スタンプ
データの到着と同期されるようになっている自走式ロー
ド可能カウンタをさらに備えて成ることを特徴とする、
請求項１に記載の処理回路。 - 【請求項４】前記時間スタンププロセッサ手段が、 ２つの連続した時間スタンプの引き算を行って、生の時
間間隔結果を得る時間スタンプ減算器手段と、 前記時間間隔結果からオフセットを引いて、チャネル・
スキューを補正し、補正された時間間隔結果を得るチャ
ネル減算器手段と、 を備えて成ることを特徴とする、請求項１に記載の処理
回路。 - 【請求項５】前記時間スタンプデータが、上位の２進デ
ータビットと、下位の２進化10進データビットを有し、
前記時間スタンププロセッサ手段が、 補正された時間間隔結果を変換して、前記上位の２進ビ
ットと前記下位の２進化10進ビットを組み合わせて、単
一の２進ビットストリームにするための変換プロセッ
サ、 をさらに備えて成ることを特徴とする、請求項４に記載
の処理回路。 - 【請求項６】前記コンパレータ手段に接続されて、有効
データ・タグを発生し、前記時間間隔結果を、その時間
間隔結果に関するビン番号に対応するヒストグラム・ビ
ンに追加するように指示するための論理手段をさらに備
えて成ることを特徴とする、請求項１に記載の処理回
路。 - 【請求項７】前記コンパレータ手段に接続されて、MAXG
T（最大限界を超える）、MAXEQ（最大限界に等しい）、
MAXLT（最大限界未満）、MINGT（最小限界を超える）、
MINLT（最小限界未満）、INRANGE（最小限界と最大限界
の範囲以内）、OUTRANGE（最大限界を超えるか、最小限
界未満）、および、ISF TRIGGER（間隔サンプリング周
波数）から構成される、８つの信号から選択を行うため
のマルチプレクサが前記論理手段に備えられていて、前
記有効データ・タグが、前記INRANGE信号に応答して発
生されることを特徴とする、請求項６に記載の処理回
路。 - 【請求項８】前記記憶手段が、読み取りアドレス入力、
データ出力のための第１のポート、書き込みアドレス入
力、および、データ入力のための第２のポートを有する
刻時デュアル・ポートRAMを備え、 前記読み取り、インクリメント、および、書き込み手段
が、 入力が前記ビンセレクタ手段に接続され、出力が前記デ
ュアル・ポートRAMの読み取りアドレス入力に接続され
た、第１の刻時ラッチ手段と、 入力が前記第１のラッチ手段の出力に接続され、出力が
前記デュアル・ポートRAMの書き込みアドレス入力に接
続された、第２の刻時ラッチ手段と、 前記デュアル・ポートRAMの第１のポートに接続された
入力、および、出力を有する第３の刻時ラッチ手段と、 入力が前記第３のラッチ手段の出力に接続され、出力が
前記デュアル・ポートRAMの第２のポートに接続され、
前記第３のラッチ手段に記憶されているデータをインク
リメントするための非刻時インクリメント手段と、 を備えて成り、 各クロック・サイクル毎に、前記第１のラッチ、前記第
２のラッチ、前記第３のラッチ、および、前記RAMの第
２のポートが、それらの入力で得られるデータをラッチ
し、この結果、各クロック・サイクル毎に、インクリメ
ントすべき時間間隔結果に関するカウントが、第１のラ
ッチ手段におけるアドレスにより、前記RAMから前記第
３のラッチ手段に読み取られ、先行時間間隔結果からの
インクリメントされたカウントが、前記第２のラッチ手
段におけるアドレスで、前記RAMに書き込まれるように
なっていることを特徴とする、請求項１に記載の処理回
路。 - 【請求項９】前記第３のラッチが、前記インクリメント
手段の出力が接続される第２の入力を有し、前記読み取
り、インクリメント、および、書き込み手段が、 前記第１のラッチ手段に記憶されているビン番号と前記
第２のラッチ手段に記憶されているビン番号とが同じで
あれば、前記デュアル・ポートRAMの第１のポートから
前記第３のラッチ手段への入力を禁止にし、前記インク
リメント手段から前記第３のラッチ手段への第２の入力
を可能にして、前記RAMの第１のポートからカウントで
はなく、インクリメントされたカウントが前記第３のラ
ッチ手段に読み取られるようにする手段をさらに備えて
成ることを特徴とする、請求項８に記載の処理回路。 - 【請求項１０】前記第１のラッチ手段の出力に接続され
た第１の入力、前記第２のラッチ手段の出力に接続され
た第２の入力、および、前記第３のラッチ手段の第２の
入力に接続された出力を有し、前記デュアル・ポートRA
Mに対するアクセス・コンフリクトを検出して、再ラッ
チ信号を発生し、前記RAMから読み取られるインクリメ
ントすべきカウントの代わりに、前記インクリメント手
段からのインクリメントされたカウントが、前記第３の
ラッチ手段に戻されてラッチされるようにする、ビン・
アクセス・コンパレータをさらに備えて成ることを特徴
とする、請求項８に記載の処理回路。 - 【請求項１１】信号測定事象からの時間スタンプデータ
を時間間隔結果に変換し、選択された時間間隔値に基づ
いてトリガリング信号を発生して、時間間隔測定を制御
するためのパイプライン化時間間隔データ処理回路であ
って、 時間スタンプデータを受信し、２つの連続した時間スタ
ンプを差し引いて、連続する事象間の時間間隔を表す時
間間隔結果を発生し、時間間隔結果出力信号を提供する
時間スタンププロセッサ手段と、 前記時間スタンププロセッサ手段からの時間間隔結果出
力信号に応答し、前記時間間隔結果と、前記選択された
時間間隔値の境界に対応する最小及び最大限界を比較し
て、前記比較結果を表わす出力信号を発生するコンパレ
ータ手段と、 前記コンパレータ出力信号に応答し、前記時間間隔結果
が、選択された時間間隔値の場合には、トリガリング信
号を発生して、時間間隔測定の制御を行うための論理手
段と、 を備えて成る処理回路。 - 【請求項１２】前記コンパレータ手段に接続されて、MA
XGT（最大限界を超える）、MAXEQ（最大限界に等し
い）、MAXLT（最大限界未満）、MINGT（最小限界を超え
る）、MINLT（最小限界未満）、INRANGE（最小限界と最
大限界の範囲内）、OUTRANGE（最大限界を超えるか、最
小限界未満）、及び、ISF TRIGGER（前記時間間隔結果
出力信号が、最大限界に等しいか、最小限界に等しい
か、最小限界と最大限界の間か、あるいは、最大限界を
超えるか、最小限界未満であるかを２ビットで指定す
る、間隔サンプリング周波数信号）から構成される、８
つの信号から選択を行うマルチプレクサが前記論理手段
に備えられていて、前記トリガリング信号が、前記ISF
TRIGGER信号に応答して、発生されることを特徴とす
る、請求項11に記載の処理回路。 - 【請求項１３】前記時間スタンププロセッサ手段が、 ２つの連続した時間スタンプの引き算を行って、生の時
間間隔結果を得る時間スタンプ減算器手段と、 前記時間間隔結果からオフセットを引いて、チャネル・
スキューを補正し、補正された時間間隔結果を得るチャ
ネル減算器手段と、 を備えて成ることを特徴とする、請求項11に記載の処理
回路。 - 【請求項１４】前記時間スタンプデータが、上位の２進
データビットと、下位の２進化10進データビットとを有
し、前記時間スタンププロセッサ手段が、 前記補正された時間間隔結果を変換し、前記上位の２進
ビットを前記下位の２進化10進ビットとを組み合わせ
て、単一の２進ビット・ストリームにするための変換プ
ロセッサ、 をさらに備えて成ることを特徴とする、請求項13に記載
の処理回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US40918389A | 1989-09-19 | 1989-09-19 | |
| US409,183 | 1989-09-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03131715A JPH03131715A (ja) | 1991-06-05 |
| JP2975415B2 true JP2975415B2 (ja) | 1999-11-10 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2249906A Expired - Fee Related JP2975415B2 (ja) | 1989-09-19 | 1990-09-19 | 測定データ処理装置 |
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|---|---|---|---|---|
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| GB2426084A (en) * | 2005-05-13 | 2006-11-15 | Agilent Technologies Inc | Updating data in a dual port memory |
| GB2426066A (en) * | 2005-05-13 | 2006-11-15 | Agilent Technologies Inc | Apparatus and method for generating a complementary cumulative distribution function (CCDF) curve |
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| US20220043031A1 (en) * | 2020-08-06 | 2022-02-10 | Rohde & Schwarz Gmbh & Co. Kg | Method of analyzing a signal and signal analysis device |
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- 1990-09-19 JP JP2249906A patent/JP2975415B2/ja not_active Expired - Fee Related
-
1997
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