SU1385302A1

SU1385302A1 - Устройство контрол ошибок линейных регенераторов

Info

Publication number: SU1385302A1
Application number: SU864161047A
Authority: SU
Inventors: Евгений Янкелевич Дурец; Константин Александрович Непомнящий; Вадим Алексеевич Паламарчук; Виктор Элизарович Гуревич
Original assignee: Ленинградский Электротехнический Институт Связи Им.Проф.М.А.Бонч-Бруевича
Priority date: 1986-12-15
Filing date: 1986-12-15
Publication date: 1988-03-30

Abstract

Изобретение относитс к электросв зи . Цель изобретени - уменьшение времени обнаружени одиночной ошибки. Устр-во содержит эл-ты 2 и 3 пам ти, диф. усилитель 4, формирователь (Ф) 5 битовой ошибки. Введены сумматор 1, дешифратор 6 уровн сигнала, п цепей, кажда из к-рых содержит интегратор 7, компаратор 8 и одновибратор 9. В эл-тах 2 и 3 происходит накопление уровней в зависимости от приход щего сигнала.По перепаду напр жени на выходе компаратора 8 и соответствующем одновибра- торе 9 будет сформирован полож. импульс . Этот импульс, пройд через сумматор 1, к-рьй выполн ет роль объедин ющего звена, поступит на Ф5. В Ф5 происходит формирование импульса по амплитуде и длительности, к-рым производитс установка эл-тов 2 и 3 в исходное состо ние. 1 ил. (Л

Description

Вх

J1

оа.

00

ел

Устройство относитс к электросв зи и может быть использовано в регенераторах цифровых линейных трактов цифровых систем передачи информации , в измерител х потерь достоверности при передаче, а также в устройствах телеконтрол .

Цель изобретени - уменьшение времени обнаружени одиночной ошибки.

На чертеже представлена структурна электрическа блок-схема устройства контрол ошибок линейных регенераторов .

Устройство Содержит сумматор 1, первый 2 и второй 3 элементы пам ти, дифференциальный усилитель 4, формирователь 5 битовой ошибки, дешифратор 6 уровн сигнала, п цепей, кажда из которых содержит интегратор 7, компаратор 8 и одновибратор 9.

Устройство работает следующим образом .

С пр мого и инверсного выходов решающего устройства контролируемого регенератора (не показано)сигналы поступают на входы элементов пам ти 2 и 3, где происходит накопление уровней в зависимости от приход щего сигнала . В дифференциальном усилителе 4 сигналы вычитаютс , т.е. на его выходе формируетс сигнал,пропорциональный текущему значению цифровой суммы (ТЦС). В дешифраторе 6 происходит анализ сигнала ТЦС таким образом,что при нахождении сигнала ТЦС в i-уров- не на L-M выходе дешифратора 6 по вл етс сигнал 1. Таким образом, на i-M выходе дешифратора 6 частота по влени 1 пропорциональна часто- те по влени i-ro состо ни в сигнале ТЦС. На выходе соответствующего интегратора 7 устанавливаетс напр жение , пропорциональное частоте по влени i-уровн ТЦС. При безошибоч- ной работе регенератора это напр жение не измен етс , так как частота по влени i-ro уровн мен етс незначительно . На выходе соответствующего компаратора 8 сигнал тоже не мен ет

с . При по влении ошибки регенерации

ВШИПИ

Заказ 1423/54 Тираж 660

Произв.-полигр. пр-тие-, г. Ужгород, ул. Проектна , 4

Q

0

5 0 0

0

происходит перераспределение частости по влени уровн на выходе дешифратора 6, в результате чего измен етс частота по влени 1 на i-м выходе дешифратора 6. Поэтому измен етс напр жение на выходе соответствующего интегратора 7 и происходит срабатьтание соответствующего компаратора 8. По перепаду напр жени на вькоде компаратора 8 в соответствующем одновибраторе 9 формируетс положительный импульс. Этот импульс, пройд через сумматор 1, который выполн ет роль объедин ющего звена, поступает на формирователь 5 битовой ошибки. В формирователе 5 происходит формирование импульса по а.мплитуде и длительности, которым производитс установка элементов пам ти 2 и 3 в исходное состо ние.

Формула, изобретени

Устройство контрол ошибок линейных регенераторов, содержащее формирователь битовой ошибки, первый элемент пам ти и последовательно соединенные второй элемент пам ти и дифференциальный усилитель, другой вход которого соединен с выходом первого элемента пам ти, вход которого вл етс первым входом устройства, вторым входом которого вл етс вход второго элемента пам ти, отличающеес тем, что, с целью уменьшени времени обнаружени одиночной ошибки, введены сумматор, дешифратор уровн сигнала и п цепей, кажда из которых содержит последовательно соединенные интегратор, вход которого вл етс входом цепи, компаратор и одновибратор, выход которого вл етс выходом цепи, выходы п цепей через последовательно соединенные сумматор и формирователь битовой ошибки подключены к входам первого и второй элементов пам ти, а выход дифференциального усилител через дешифратор уровн сигнала подключен к входам п цепей.

Подписное

Claims

Формула, изобретения

Устройство контроля ошибок линейных регенераторов, содержащее формирователь битовой ошибки, первый элемент памяти и последовательно соединенные второй элемент памяти и дифференциальный усилитель, другой вход которого соединен с выходом первого элемента памяти, вход которого является первым входом устройства, вторым входом которого является вход второго элемента памяти, отличающееся тем, что, с целью уменьшения времени обнаружения одиночной ошибки, введены сумматор, дешифратор уровня сигнала и η цепей, каждая из которых содержит последовательно соединенные интегратор, вход которого является входом цепи, компаратор и одновибратор, выход которого является выходом цепи, выходы η цепей через последовательно соединенные сумматор и формирователь битовой ршибки подключены к входам первого и второй элементов памяти, а выход дифференциального усилителя через дешифратор уровня сигнала подключен к входам η цепей.

ВНИИПИ Заказ 1423/54____Ти раж 660________Подписное

Произв.-полигр. пр-тие·, г. Ужгород, ул. Проектная, 4