SU1383442A1 - Программируемое посто нное запоминающее устройство - Google Patents
Программируемое посто нное запоминающее устройство Download PDFInfo
- Publication number
- SU1383442A1 SU1383442A1 SU864077372A SU4077372A SU1383442A1 SU 1383442 A1 SU1383442 A1 SU 1383442A1 SU 864077372 A SU864077372 A SU 864077372A SU 4077372 A SU4077372 A SU 4077372A SU 1383442 A1 SU1383442 A1 SU 1383442A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- address
- output
- outputs
- input
- inputs
- Prior art date
Links
Landscapes
- Read Only Memory (AREA)
Abstract
Изобретение относитс к вычислительной технике и может быть использовано при проектировании программируемых посто нных запоминающих устройств. Целью изобретени вл етс повышение достоверности контрол устройства до его программировани . Дл достижени этой цели в состав каждого из адресных формирователей I устройства ввод тс пороговый элемент 11 и элемент ИЛ И-НЕ 10. При подаче на один из адресных входов 7 напр жени выше порогового на первом и втором выходах адресного формировател 1 устанавливаютс низкие уровни. При этом ни один из выходов дешифраторов строк 2 или столбцов 3 не будет выбранным, если устройство не имеет дефектов. На выходе устройства в этом случае будет единичный уровень. В случае дефектов, например обрыва на входе дешифратора, соответствующий выход дешифратора будет выбранным, и на выходе устройства установитс нулевой уровень. 2 ил.
Description
(Л
со
00
со
4 tsD
фиг. 7
Изобретение относитс к вычислительной технике и может быть использовано при проектировании программируемых посто нных запоминающих устройств (ППЗУ).
Цель изобретени - повышение достоверности контрол устройства до его программировани .
На фиг. 1 приведена схема устройства; на фиг. 2 - схема порогового элемента.
Устройство содержит адресные, формирователи 1, дешифраторы строк 2 и столбцов 3, матрицу 4 элементов пам ти с плавкими перемычками, ключевые элементы 5 и усилитель 6 считывани . Кроме того, устройство имеет адресные входы 7 и информационный выход 8.
Адресный формирователь состоит из элемента НЕ 9, элемента ИЛ И-НЕ 10 и порогового элемента 11.
Пороговый элемент 11 (фиг. 2) состоит из делител напр жени на резисторах 12 и 13 и стабилитрона 14. Порог срабатывани порогового элемента (t/nop) определ етс напр жением пробо (f/np) стабилитрона 14 и коэффициентом делени делител на резисторах 12 и 1,3:
f/nop {yBb,x(,)// 13+0 np,
где t/вых - напр жение логической единицы на выходе порогового элемента; , Ri3 - значени сопротивлений резисторов 12 и 13.
Устройство работает следующим образом.
При подаче на адресные входы 7 ППЗУ сигналов, уровни которых соответствуют стандартным уровн м сигналов (ниже L nop), ППЗУ работает как обычное посто нное запоминающее устройство.
При подаче на адресные входы 7 какого-либо адресного формировател напр жений выше Unop на первом и втором выходах этого формировател устанавливаютс уровни логического нул . Наличие уровней логического нул на одной паре входов дешифраторов 2 и 3 приводит к тому, что ни один из выходов дешифраторов не выбираетс , если дешифраторы не имеют дефектов.
Поочередно подава на каждый вход адресных формирователей напр жение, превышающее порог срабатывани порогового элемента 11, и осуществл перебор входных сигналов на остальных адресных входах, в случае исправного устройства ток через элемент пам ти отсутствует. При этом на выходе усилител 6 считывани устанавливаетс уровень логической единицы.
В случае дефектов, например обрыв на входе дешифратора 2, через элемент пам ти , который еще не запрограммирован, протекает ток, который приводит -к по влению
на выходе усилител 6 считывани уровн логического нул , свидетельству о том, что устройство имеет дефекты.
Устройство дефектно и при наличии сопротивлений утечки с шины питани на строчную или столбцовую шину, ПОСКОЛЬКУ в этом случае через элементы пам ти протекает ток, вызывающий по вление нулевого уровн на выходе усилител 6 считывани .
При использовании предлагаемого устройства по сравнению с известным повы5 шаетс достоверность контрол незапрограммированных ППЗУ. Кроме того, отпадает необходимость в использовании дополнительных строки и столбца в матрице элементов пам ти.
Claims (1)
- Формула изобретениПрограммируемое посто нное запоминающее устройство, содержащее матрицу элементов пам ти, дешифраторы строк и столбцов, первую и вторую группы адрес5 ных формирователей, ключевые элементы и усилитель считывани , причем входы элементов пам ти каждой строки матрицы соединены с выходами дешифратора строк, входы которого соединены с первым и вторым выходами каждого адресного формировател пер0 вой группы, выходы элементов пам ти каждого столбца матрицы соединены с входом соответствуюшего ключевого элемента, выходы которых соединены с входом усилител считывани , выход которого вл етс информационным выходом устройства, уп5 равл ющие входы ключевых элементов соединены с выходами дешифратора столбцов, входы которого соединены с первыми и вторыми выходами каждого адресного формировател второй группы, входы адресных„ формирователей первой и второй групп вл ютс адресными входами устройства, каждый адресный формирователь содержит элемент НЕ, вход которого вл етс входом, а выход - первым выходом адресного формировател , отличающеес тем, что, с целью5 повышени достоверности контрол устройства до программировани , каждый адресный формирователь содержит пороговый элемент, вход которого соединен с входом элемента НЕ, и элемент ИЛ И-НЕ, первый и второй входы которого соединены соот0 ветственно с выходами элемента НЕ и порогового элемента, а выход вл етс вторым выходом адресного формировател .П72Фиг. 2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864077372A SU1383442A1 (ru) | 1986-06-17 | 1986-06-17 | Программируемое посто нное запоминающее устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864077372A SU1383442A1 (ru) | 1986-06-17 | 1986-06-17 | Программируемое посто нное запоминающее устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1383442A1 true SU1383442A1 (ru) | 1988-03-23 |
Family
ID=21241342
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864077372A SU1383442A1 (ru) | 1986-06-17 | 1986-06-17 | Программируемое посто нное запоминающее устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1383442A1 (ru) |
-
1986
- 1986-06-17 SU SU864077372A patent/SU1383442A1/ru active
Non-Patent Citations (1)
Title |
---|
Микросхема бКО. 348.422 ТУ, 1977. Микросхема бКО. 348.322 ТУ, 1978. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR950006873A (ko) | 섹터-기초 용장 구조 | |
KR890015286A (ko) | 원타임(ome time)프로그램머블 메모리 테스트 방법 및 이에 대응되는 메모리 | |
KR870011693A (ko) | 반도체 메모리장치의 리던던시회로 | |
SU1383442A1 (ru) | Программируемое посто нное запоминающее устройство | |
US4740925A (en) | Extra row for testing programmability and speed of ROMS | |
KR880008341A (ko) | 특수 모드용 prom 셀들이 있는 반도체장치 | |
IE53421B1 (en) | A semiconductor read only memory device | |
KR870004452A (ko) | 반도체 집적회로 | |
GB1379588A (en) | Systems for testing electrical devices | |
JPS62128099A (ja) | ワンタイムromの試験回路 | |
US4817033A (en) | Signal detecting circuit | |
SU1485313A1 (ru) | Устройство для контроля блоков памяти | |
KR920001556A (ko) | 반도체 메모리 장치 | |
SU1048521A1 (ru) | Устройство дл контрол накопителей | |
SU898504A1 (ru) | Ассоциативна запоминающа матрица | |
SU980165A1 (ru) | Запоминающее устройство с коррекцией дефектных элементов пам ти | |
SU1418816A1 (ru) | Посто нное запоминающее устройство | |
SU1126930A1 (ru) | Устройство дл последовательного анализа | |
SU951399A1 (ru) | Устройство дл записи информации в запоминающее устройство | |
SU1100640A1 (ru) | Запоминающее устройство с автономным контролем | |
SU1439684A1 (ru) | Посто нное запоминающее устройство | |
SU957277A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1056274A1 (ru) | Запоминающее устройство с самоконтролем | |
SU1278978A1 (ru) | Посто нное запоминающее устройство с перезаписью информации | |
SU410467A1 (ru) |