SU1377909A1 - Device for controlling data refresment in dynamic memory - Google Patents
Device for controlling data refresment in dynamic memory Download PDFInfo
- Publication number
- SU1377909A1 SU1377909A1 SU864101668A SU4101668A SU1377909A1 SU 1377909 A1 SU1377909 A1 SU 1377909A1 SU 864101668 A SU864101668 A SU 864101668A SU 4101668 A SU4101668 A SU 4101668A SU 1377909 A1 SU1377909 A1 SU 1377909A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- trigger
- regeneration
- signal
- Prior art date
Links
Landscapes
- Dram (AREA)
Abstract
Изобретение относитс к запоминающим устройствам, в частности к оперативным запоминающим устройствам динамического типа, к которым дл сохранени записанной в них информации требуетс периодически обращатьс (восстанавливать или регенерировать информацию). Целью изобретени вл етс упрощение устройства. Устройство содержит блок 1 синхронизации , мультиплексор 2 адресов, счет- чиК 3 адресов регенерации, мультиплексор 4 адресов строк, триггер 5 (запроса регенерации), триггер 6 (цикла чтени ), триггер 7 регенерации , триггер 8 (выбора р да), сдвиговый регистр 9, одноразр дный блок Ш пам ти, элементы И 11-14, элемент ИJШ 15, элемент, НЕ 16, входы и выходы устройства. 4 ил. S . &The invention relates to storage devices, in particular, dynamic-type operational storage devices, which are required to periodically access (restore or regenerate information) to save the information recorded in them. The aim of the invention is to simplify the device. The device contains synchronization unit 1, multiplexer 2 addresses, counter K 3 regeneration addresses, multiplexer 4 row addresses, trigger 5 (request for regeneration), trigger 6 (read cycle), regeneration trigger 7, trigger 8 (row select), shift register 9, one-bit memory block, elements 11-14, element 15, element 16, device 16 inputs and outputs. 4 il. S. &
Description
00 00
оabout
СОWITH
фиг.1figure 1
Изобретение относитс к запоминаю- щим устройствам, в частности к оперативным запоминающим устройствам динамического типа, которые дл сохра- нени записанной в них информации требуют периодического к ним обращени (восстановлени или регенерации информации).The invention relates to storage devices, in particular, dynamic-type operational storage devices, which require periodic reference (retrieval or regeneration of information) to save the information recorded in them.
Целью изобретени вл етс упро- щение устройства.The aim of the invention is to simplify the device.
На фиг. 1 показана функциональна схема устройства регенерации информации в блоке динамической пам ти; на фиг. 2 - временна диаграмма работы устройства; на фиг. 3 - функциональна схема блока синхронизирующих импульсов; на фиг. 4 - временна диаграмма работы блока синхронизирующих импульсов.FIG. 1 shows a functional diagram of an information regeneration device in a dynamic memory unit; in fig. 2 - time diagram of the device; in fig. 3 - functional diagram of the block of synchronizing pulses; in fig. 4 is a timing diagram of the operation of the clock pulse block.
Устройство содержит блок 1 синхронизирующих импульсов, мультиплексор 2 адресов, счетчик 3 адресов регенерации , мультиплексор 4 адресов строк, триггер 5 (запроса регенерации), триггер 6 (цикла чтени ), триггер 7 (регенерации), триггер 8 (выбора р да ) , сдвиговый регистр 9, блок 10 пам ти (одноразр дный), элементы И 11- 14, элемент ИЛИ 15, элемент НЕ 16, адресные входы 17, адресные выходы 18 входные шины 19 режима команд, выходы 20 управлени блоком пам ти.The device contains a block of synchronizing pulses, a multiplexer of 2 addresses, a counter of 3 addresses of regeneration, a multiplexer of 4 addresses of lines, a trigger 5 (request for regeneration), a trigger 6 (reading cycle), a trigger 7 (regeneration), a trigger 8 (choice of row), shift register 9, memory block 10 (one-bit), AND 11-14 elements, OR 15 element, HE element 16, address inputs 17, address outputs 18, command mode input buses 19, memory block control outputs 20.
Блок 1 (фиг. 3) синхронизирующих импульсов содержит элементы ИЛИ 21-24 элементы И 25-27, триггер 28 (начала цикла)5 триггер 29 (регенерации), триггер 30 (цикла), триггер 31 (возбуждени строки), сдвиговый регистр 32, элементы И 33-35, тактовый гене- ратор 36.Block 1 (Fig. 3) of the synchronizing pulses contains elements OR 21-24 elements AND 25-27, trigger 28 (start of a cycle) 5 trigger 29 (regeneration), trigger 30 (of a cycle), trigger 31 (initiation of a string), shift register 32 , elements And 33-35, clock generator 36.
Устройство.работает следующим образом .The device works as follows.
При поступлении команд чтени или записи на входы 19 релсима блок 1 синхронизирующих импульсов вырабатывает на втором выходе сигнал, управл ющий подключением к выходам мультиплексора 2 адресных выходов 18, а на выходах 20 формирует управл ющие сигналы дл работы динамической пам ти. Пог- дробнее работа блока 1 рассмотрена ниже.Upon receipt of read or write commands to the inputs 19, the relay block of synchronizing pulses generates a signal at the second output that controls the connection of the address outputs 18 to the outputs of the multiplexer 2, and at the outputs 20 generates control signals for the operation of the dynamic memory. A more detailed operation of unit 1 is discussed below.
Мультиплексор 2 в зависимости от сигнала на его управл ющем входе под ключает на выход первый или второй вход.Multiplexer 2, depending on the signal at its control input, connects the output to the first or second input.
Во врем выполнени команд чтени или записи блок 1 вырабатывает наDuring the execution of read or write commands, unit 1 generates
5 0 50
Q Q
5five
третьем выходе сигнал на четвертом выходе - сигнал Т начала цикла . При этом триггер 6 (цикла чтени ) установлен в О и сигнал через элемент И 14 и элемент ИЛИ 13 снимает сигнал сброса с входа сброса сдвигового регистра 9, который с каждым синхроимпульсом последовательно, начина с первого разр да, начинает устанавливать 1 на каждом из своих выходов, которые используютс дл формировани цикла работы одноразр дного блока 14 пам ти в режиме Считывание - модификаци - запись.the third output signal at the fourth output is the start signal T of the cycle. At the same time, trigger 6 (reading cycle) is set to O and the signal through AND 14 and Element OR 13 removes a reset signal from the reset input of the shift register 9, which sequentially, starting with the first bit, begins to set 1 on each of its the outputs that are used to form the cycle of operation of the one-bit memory block 14 in the Read-Modify-Write mode.
После установки первого разр да сдвигового регистра 9 устанавливаетс триггер 8 (выбора строки), соединенный с входом выбора строки одноразр дного блока 10 пам ти. После установки третьего разр да возбуждаетс вход выбора столбца, после установки п того разр да - вход записи. При этом на информационном входе одноразр дного блока пам ти - О, а на адресный вход мультиплексор 4 адреса строки коммутирует адресные выходы 18.After setting the first bit of the shift register 9, a trigger 8 (row selection) is established, connected to the row selection input of the one-bit memory block 10. After setting the third bit, the input for selecting the column is excited, after setting the nth bit, the record input. At the same time, at the information input of a single-bit memory block, O, and, to the address input, a multiplexer 4 of the row address switches the address outputs 18.
Таким образом, параллельно с рабочими обращени ми к чейкам динамической пам ти записываютс нули в строки одноразр дного блока 10 пам ти, соответствующие строкам основной динамической пам ти.Thus, in parallel with the working accesses to the cells of the dynamic memory, zeros are written into the lines of the one-bit memory block 10 corresponding to the rows of the main dynamic memory.
II
В устройстве используетс способThe device uses the method
распределенной регенерации. Блок 1, как показано ниже, с периодом вырабатывает на первом выходе сигналы Запрос регенерации (ТХР - допустимое врем хранени информации в динамической пам ти, п - количество строк блока динамической пам ти).distributed regeneration. Unit 1, as shown below, generates signals at the first output with a Regeneration Request (TXP is the allowable storage time for information in the dynamic memory, n is the number of rows of the dynamic memory block).
С приходом очередного сигнала Запрос регенерации добавл етс 1 к счетчику 3 адресов регенерации, из одноразр дного блока 10 пам ти читаетс содержимое чейки с адресом, соответствующим счетчику 3 (адресу регенерации очередной строки), и затем в эту чейку записываетс 1. При этом, если из одноразр дного блока 10 пам ти читаетс О, то значит, что за период к строке с таким адресом бьшо обращение и регенерации этой строки не требуетс , если читаетс 1, то требуетс регенераци строки..With the arrival of the next signal, the Regeneration Request is added 1 to the counter 3 of the regeneration addresses, the contents of the cell with the address corresponding to the counter 3 (the regeneration address of the next line) are read from the one-bit memory block 10, and then 1 is written to this cell. From the one-bit memory block 10 reads O, it means that for the period a line with such an address was reversed and regeneration of this line is not required, if it reads 1, then a line regeneration is required ..
Работа производитс следующим образом (фиг. 1 и 2).The operation is performed as follows (Figs. 1 and 2).
Сигнал Запрос регенерации с первого выхода блока 1 устанавливает триггер 5 (запроса регенерации). При этом при отсутствии сигнала третьего выхода блока 1 устанавливаетс 1 на выходе элемента И 11, котора поступает на единичный вход триггера 6 (цикла чтени ). Если воSignal Request for regeneration from the first output of block 1 sets the trigger 5 (request for regeneration). In this case, in the absence of a signal of the third output of block 1, 1 is set at the output of the element 11, which is fed to the single input of trigger 6 (reading cycle). If in
гатьс единицы в соответствии с временной диаграммой на фиг. 4,The units in accordance with the timing diagram in FIG. four,
При этом Б соответствии с временной диаграммой (фиг. 4) триггер 31 и элементы И 33 и 34 формируют соответственно сигналы управлени микросхемой динамической пам ти:, Возбуждение строки, Возбуждение столбца.In this case, B, in accordance with the timing diagram (Fig. 4), trigger 31 and elements 33 and 34, respectively, form dynamic memory chip control signals :, row excitation, column excitation.
рем по влени сигнала Запрос реге- Q Запись Signal rem rem. Request reg-Q Record
Если обслужив работы р рабатыва которЪго чтени и элементы ром вход с О иIf the work service is working reading and elements of rum input with O and
нерации идет цикл работы динамической пам ти, то элемент НЕ 16 блокирует второй вход элемента И 11 до окончани цикла.If the loop does not run, the dynamic memory operation cycle then the element NOT 16 blocks the second input of the element 11 before the end of the cycle.
После установки триггера 6 мульти- 5 плексор 4 подключает к адресным входам одноразр дного блока 10 пам ти выход счетчика 3. При этом элемент И 11 блокируетс по первому входу.After the trigger 6 is installed, the multi- 5 plexer 4 connects the output of the counter 3 to the address inputs of the one-bit memory block 10. At the same time, the And 11 element is blocked by the first input.
Если триггер 29 был в нуле (режим обслуживани команды) в п том такте работы регистра 32, элемент И 35 вырабатывает ответ ОЗУ, по получении которЪго снимаетс входна команда чтени или записи. При этом через элементы ИЛИ 23, И 27, Ш1И 24 на втором входе элемент И 25 устанавливаетс О и TaKTOBbUi импульс устанавлиа элемент ИЛИ 15 снимает сигнал сбро-20 вает в О триггер 28. Следующий так25If trigger 29 was at zero (command service mode) in the fifth clock cycle of register 32, AND 35 generates a RAM response, upon receipt of which the input read or write command is removed. At the same time, through the elements OR 23, AND 27, W1 and 24 at the second input, the element AND 25 is set to O and TaKTOBbUi the impulse to the installation element OR 15 removes the signal that is reset to O, the trigger 28. Next
са со сдвигового регистра 9, который, как бьто описано, формирует цикл работы одноразр дного блока 10 пам ти в режиме Считывание - модификаци - - запись.,Sa from the shift register 9, which, as described earlier, forms the cycle of operation of the one-bit memory block 10 in the Read-Modify-Write mode.
При считывании 1 в элемент И 12 устанавливает 1 на информационном входе триггера 7 (регенерации), а импульс с выхода элемента И 13 устанавливает триггер 7 в 1. По окончании п цикла регенерации блок 1 вырабатывает сигнал на шестом выходе, который сбрасывает триггер 7. При считывании из одноразр дного блока 10 пам ти нул триггер 7 остаетс в нуле.When reading 1 into the element, And 12 sets 1 at the information input of trigger 7 (regeneration), and the pulse from the output of element 13 sets the trigger 7 to 1. At the end of the n regeneration cycle, unit 1 generates a signal at the sixth output, which resets the trigger 7. At When reading from the one-bit memory block 10, trigger 7 remains at zero.
Блок синхТзонизирующих импульсов (фиг. 3 и 4) работает следующим образом . IThe unit of the sync Tzoning pulses (Fig. 3 and 4) works as follows. I
При установке одного из сигналовWhen installing one of the signals
обращени (Чтение или Запись) или сигнала Т регенерации через элементы ИЛИ 21 и 22 по вл етс 1 на первом входе элемента И 25. Если предыдущий цикл работы ОЗУ закончен, то два другие входа элемента И 25 та: же в 1 и фронтом импульса с второго выхода тактового генератора 36 устанавливаетс триггер 28 (начала цикла ) . От его фронта триггер 29 устанавливаетс в состо ние команда при отсутствии сигнала Т регенерации на входе и в состо ние регенерации при наличии сигнала Т регенерации.of a reference (Read or Write) or a regeneration signal T through the elements OR 21 and 22 appears 1 at the first input of element AND 25. If the previous cycle of the RAM is completed, then the other two inputs of element AND 25 are the same: 1 and the front of the pulse with The second output of the clock generator 36 is set to trigger 28 (the beginning of the cycle). From its front, the trigger 29 is set to command with no regeneration signal T at the input and into the regeneration state with a regeneration signal T present.
Фронт следующего тактового импульса генератора 36 устанавливает триггер 30 (цикла). При этом снимаетс сигнал сброса со сдвигового регистра 32 и, начина со следующего такто35The front of the next clock pulse generator 36 sets the trigger 30 (cycle). This removes the reset signal from the shift register 32 and, starting at the next timepoint.
4040
4545
5050
5555
товый импульс устанавливает в О триггер 30, которьш.хранит регистр 32, закрывает элемент И 27 и открывает элемент И 25 дл приема следующих сигналов обращени или регенерации.The trigger pulse sets in O a trigger 30, which stores the register 32, closes And 27 and opens And 25 to receive the next reversal or regeneration signals.
При обслуживании схемой запроса регенерации в шестом такте работы регистра 32 элемент И 26 через элемент ИЛИ 24 устанавливает в О второй вход .элемента И 25. В дальнейшем работа схемы производитс так же, как и при обслуживании команды.When servicing the regeneration request circuit in the sixth cycle of the register 32 operation, element 26 through element OR 24 sets the second input of element AND 25 into o. In the future, the operation of the circuit is performed in the same way as when servicing the command.
Тактовый генератор 36, кроме тактовых импульсов на втором выходе, управл ющих работой триггеров 28, 30 и регистра 32, вырабатывает также на первом выходе сигналы запросов регенерации с периодом Тур /п (Т .р - допустимое врем хранени информации, п - число строк).The clock generator 36, in addition to the clock pulses at the second output, controlling the operation of the triggers 28, 30 and register 32, also produces at the first output the regeneration request signals with a period of Tour / n (T. P is the allowable storage time for information, n is the number of rows) .
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864101668A SU1377909A1 (en) | 1986-06-10 | 1986-06-10 | Device for controlling data refresment in dynamic memory |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864101668A SU1377909A1 (en) | 1986-06-10 | 1986-06-10 | Device for controlling data refresment in dynamic memory |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1377909A1 true SU1377909A1 (en) | 1988-02-28 |
Family
ID=21250564
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864101668A SU1377909A1 (en) | 1986-06-10 | 1986-06-10 | Device for controlling data refresment in dynamic memory |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1377909A1 (en) |
-
1986
- 1986-06-10 SU SU864101668A patent/SU1377909A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 351389,, кл. G 11 С 7/00, 1982. Авторское свидетельство СССР № 780035, кл. G 11 С 1/00, 1980. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6173238B1 (en) | Memory testing apparatus | |
EP0561306B1 (en) | Method for accessing a clock-synchronous semiconductor memory device | |
US4238842A (en) | LARAM Memory with reordered selection sequence for refresh | |
SU1377909A1 (en) | Device for controlling data refresment in dynamic memory | |
US5280448A (en) | Dynamic memory with group bit lines and associated bit line group selector | |
KR100228455B1 (en) | Semiconductor memory circuit | |
US6502211B1 (en) | Semiconductor memory testing apparatus | |
KR920009770B1 (en) | Frame data addresing method for vtr | |
JP2615050B2 (en) | Semiconductor memory | |
SU1385327A1 (en) | Faulty picture element replacement controller | |
JP2000065904A (en) | Semiconductor tester | |
SU1368919A1 (en) | Arrangement for converting data format in domain memory | |
SU1359888A1 (en) | Pulse generator | |
SU1695314A1 (en) | Device for entry of information | |
SU1264239A1 (en) | Buffer storage | |
SU1474739A1 (en) | Dynamic memory | |
SU1485429A1 (en) | Switching device | |
US5745424A (en) | Method for transferring data bit for DRAM | |
JPS6326904B2 (en) | ||
JP2548206B2 (en) | Semiconductor memory device | |
SU1348860A1 (en) | Device for controlling video information memory | |
JPH0782751B2 (en) | Semiconductor memory device | |
SU1348912A1 (en) | Device for checking on-line storage units | |
JP2870975B2 (en) | Dynamic RAM | |
KR950012935B1 (en) | Semiconductor memory device |