SU1377878A1 - Устройство дл многоканального интерполировани функций - Google Patents

Abstract

Изобретение относитс  к вычислительной технике. Цель иэобретени - повьшение точности и автономности функционировани . Устройство содержит коммутатор-каналов 1, блок пам ти 2, цифроаналоговый преобразователь 3, первые сумматоры 4/ - 4f, интерполирующих каналов, ключи 5,- 5„, 6, - бц, запоминающие элементы

Description

(Л

ft-e. /

7, - 7,, 8, - 8„, ключи 9/- 9„, 10, -.10„, вторые сумматоры 11, - llfj, ключи 12 ( - 12, первые интеграторы 13 4 - 13, цифpoyпpaвл e alle резисторы 14, - 14„, вторые интегра торы 15, - 15о, цифроуйравл емые ре зисторы 16) - 16„, блоки 174 - 17„ формировани  шага интерполировани  с выходами 18-23, вход щие в состав интерполирующих каналов 24 - 24, информационные входы 25, шину 26

377878

тактовьк импульсов, выходы 27, -27„, В кал ом из интерполирующих каналов по информации об очередной координате функции и очередном интервале интерпол ции осуществл етс  линейное интерполирование. По истечении очередного интервала соответствующий канал запрашивает и получает из блока пам ти 2 очередную информацию. Каналы работают независимо друг от . друга. 2 з.п. ф-лы, 3 ил.

1

Изобретение относитс  к вычисли- тельной технике и может быть использовано дл  визуализации информации, формировани  управл ющих сигналов и в качестве генератора функций.

Цель изобретени  - повышение точности и автономности функционировани ,

На фиг. 1 представлена схема устройства; на фиг. 2 - схема блока формировани  шага интерполировани ; на фиг, 3 - схема коммутатора каналов .

Устройство содержит коммутатор 1 каналов, блок пам ти 2, цифроаналого- ,вый преобразователь (ЦАП) 3, первые сумматоры 4, ключи 5 и 6, запоминающие элементы 7 и 8, ключи 9 и 10, вторые сумматоры 11, ключи 12, пер- вые интеграторы 13, первые цифроупра- вл емые резисторы 14, вторые интеграторы 15, вторые цифроуправл емые резисторы 16, блоки 17 формировани  шага интерполировани  с выходами 18-23. Элементы 4-17 образуют интерполирующие каналы 24. Кроме того, устройство содержит информационные . входы 25, шину 26 тактовых импульсов, выходы 27, информационные выходы 28 блока синхронизации, синхронизирующий выход 29, входы 30 запроса информации коммутатора каналов, информационные выходы 31 блока пам ти 2.

Блок 17 содержит элементы ИЛИ 32, 33, элементы 34 и 35 задержки, триггер 36, элемент НЕ 37, элементы И 38- 40, триггер 41, элементы И 42, 43, триггер 44. элемент И 45, триггер 46,

элементы НЕ 47,48, элемент И 49, элемент ИЛИ 50, элемент И 51, регист 52, блок 53 элементов И, счетчик 54, сблок 55 элементов И.

Коммутатор 1 каналов содержит мультиплексор 56, п регистров 57 адреса, п счетчиков 58, шифратор 59, формирователь 60 импульсов синхронизации .

Устройство работает следуклцим образом.

По исходным значени м ординат и абсцисс интервалов , где k - номер функции; i - номер интервала, хран щимс  в блоке 2 пам ти, в интерполирующих каналах 24 восстанавливаютс  функции времени X(t). Ординаты функций через ЦАП 3 поступают на . входы сумматоров 4, а абсциссы - на информационные входы блоков 17.

Период следовани  тактовых сигналов на шине 26 совпадает с длительностью минимального интервала интерполировани  Т , а ut (длительность тактовых сигналов) совпадает с интервалом времени, вьщел емым на обслуживание одного канала 24, причем .

Т /V t -г, где п - число каналов 24.

Переменный интервал интерполировани  любой из цепочек 24 может измен тьс  только кратным . Каждый из параллельных каналов 24 формирует функцию времени независимо. Синхронизаци  их работы осуществл етс  только дл  узлов, участвующих в обмене информацией с блоком 2. Работу каждого из каналов можно представить в виде совокупности двух одновременных процессов: процесса вьщелени  и запоминани  приращени  форт-шруемой функч ции и процесса интегрировани  приращени .

Обслуживание каналов 2А выполн ет- Р.Я циклически с периодом Т следовани  тактовых сигналов на шине 26 таким образом, что первый канал 24 обслуживаетс  в течение интервала

времени &t, , второй -&t.

k-й j

ut|, ..., n-й - it, причем эти интервалы равны. Они один за другим, причем k-й канал 24 обслуживаетс  в текущем интервале времени Т только в том случае, если вслед за его окончанием происходит изменение в этом канале шага интерполировани  (ордината k-й функции при этом может как измен тьс , так и остатьс  прежней), Если же текущий шаг интерполировани  дл  k-ro канала 24 не оканчиваетс  с окончанием данного интервала Т, а продолжаетс  в последующем интервале Т, то соответствующий интервал времени it выдерживаетс  без использовани . Управление работой каждого из каналов 24 выполн ет соответствующий блок 17.

Длительность задержки элемента 34 задержки составл ет небольшую долю от длительности t и одинакова дл  всех блоков 17. Длительность задержки элемента 35 такова, что обеспечивает форм1-фование на его вьгходе сигнала, сдвинутого относительно сигнала на шине 26 дл  блока 17 первого канала на величину t, дл  блока 17 k-ro канала - на величину k -ut, дл  блока 17 п-го канала - на величину .

В начальном состо нии регистры 52, счетчики 54, триггеры 36,41, 44 и 46 блоков 17 установлены в нуль, в запоминающих элементах 7 и 8 - нулевые значени  приращени  функций, а на выходе ЦАП 3 и выходах 27- нулевые напр жени . Замкнуты ключи 9 и 12. С входов 25 в регистры 57 коммутатора 1 записываютс  начальные коды адресов массивов координат генерируемых функций. Первый тактовый сигнал с шины 26, поступа  через элементы ИШ1 32 и 33 одновременно на входы триггера 36, устанавливает триггеры 36 всех каналов в единичное срсто  ние; триггеры 36 своими выход

5

0

5

0

5

0

5

0

5

ными сигналами раз 1ыкают ключи 12. Этот же тактовый сигнал устанавливает в нуль триггеры 41 и 46. После окончани  сигнала на выходе элемента 34 он через элемент НЕ 48 вместе с единичным сигналом на вькоде элемента НЕ 47 открывает элемент И 49 и устанавливает триггеры 46 в единичное состо ние. I

По окончании тактового сигнала на

выходе элемента 35 формируетс  сигнал длительностью ДЬ, которьй проходит через элемент И 38 и формирует на входе 30 блока 17 первого канала сигнал запроса информации. Этот сиг- 1нал, поступа  на соответствуюпщй вход коммутатора 1, увеличивает на единицу содержимое соответствующего

счетчика 58, через шифратор 59 подключает через мультихтлексор 56 выхо ды соответствующего регистра 57 и счетчика 58 к информационным выходам 28 коммутатора 1. Информаци  с выходов 28 определ ет формирование и выдачу на выходы блока 2 цифровых кодов ординаты и абсциссы (X , , и Т ) первого значени  функции X.(t), Эти коды удерживаютс  на первых и вторых выходах блока 2 до подачи с выходов 28 коммутатора 1 новой информации . Одновременно коммутатор 1 в ответ на сигнал запроса информации формирует на выходе 29 формировател  60 синхросигнал, который в блоке 17 первого канала 24 вместе с сигналом на выходе элемента 35 задержки открывает элемент И 43, сигнал с выхода которого устанавливает триггер 41 в единичное состо ние. При этом снимаетс  сигнал запроса информации с выхода 30 и открьшаетс  элемент И 40. Сигнал с выхода элемента И 40 открывает блок 55 элементов И, через кото- рьш код значени  Т, записьтаетс  в счетчик 54, и вместе с нулевым сигналом триггера 44 открьгоает элемент И 42, формиру  сигнал на выхо де,19, который замыкает ключ 6. Замкнутый ключ 6 подключает выход сумматора 4 к входу запоминающего элемента 8, в котором запоминаетс  прираще- кие напр жени  Ь X . С окончанием сигнала на выходе элемента 35 размыкаетс  ключ 6, триггер 36 устанавливаетс  в нулевое состо ние, на выходе 22 по вл етс  сигнал, замыкающий ключ 12 первого канала. Замкну513

тьй ключ 12 обеспечивает разр д интегратора 13.

Аналогичным образом из блока 2 выбираютс  коды координат функции Xj(t) Этот процесс дл  второго канала 24 выполн етс  в течение интервала времени &t , сдвинутого относительно начала первого тактового сигнала на величину 2 &t. Точно также в тече- Ш1е интервала времени ut, сдвинутого относительно начала первого тактового сигнала на величину п . bt, запоминаетс  приращение ординаты и X

П, 1

и

шага интерполировани  Т„ , .

Интервал вре.мени ., выдерживаетс  без использовани  и необходим дл  разр да интегрирующего конденсатора интегратора 13 последнего канала .

Таким образом, перед приходом второго тактового сигнала на щину 26 в блоках 17 триггеры 36 и 44 наход тс  в нулевом состо нии, а триггеры 41 и 46 - в единичном состо нии.

Второй тактовый сигнал, поступа  через элементы ИЛИ 32 и 33 на входы триггеров 36 всех блоков 17, устанавливает их передним фронтом в единичное состо ние - с выходов 22 снимает с  управл ющий сигнал, что приводит к размыканию ключей 12 всех цепочек 24. Одновременно этот же сигнал проходит через элементы И 45, открытые единичными импульсами триггеров 46, разрешает запись через блоки 53 кодов счетчиков 54 в регистры 52 и переводит триггеры 44 в единичное состо ние. В результатов снимаетс  разрешающий сигнал с выходов 20, устанавливаетс  разрешающий сигнал на выходах 21, а на выходах 23 соответствующих каналов 24 устанавливаютс  коды шага интерполировани . Замыкаютс  ключи 10, код вькодов 23 блока 17 устанавливает соответствующие значени  цифровых управл емых резисторов 14 и 16, определ ющие посто нные времени интегрировани  в каналах от Т,, до Т, . Интеграто- ры 13 и 15 в течение второго цикла интервала времени Т интегрируют приращение функции, запомненное на пре- дьздущем интервале времени, так как в первом канале формируетс  выход-

ное напр жение X,(t) ЛХ,, ;;;-.

(,1

которое в конце второго цикла достигает величины Х,, ; в п-ом канале

. ю Xn (t)

йХ

пи

, которое до П.1

X

стигает значени  Х, в конце третьего цикла, а также формируетс  напр жение обратной св зи на выходах сумматоров 11: на первом канале X,, (t)

t ---, в п-м кана t

- йХ,

ЛХ,,, ле X(t)

- ЛХ

,

ЛХп,,

15

20

25

30 50 55

П,1 т п,ч

Одновременно с процессом интегрировани  запоминаютс  приращени  сигналов в соответствующем запоминающем элементе. Второй тактовый сигнал устанавливает триггеры 41 и 46 в нулевое состо ние и вычитает единицу из кодов счетчиков 54. В случае обнулени  счетчика 54 k-ro канала элемент И 48 в соответствующем канале открьтаетс  и устанавливает триггер 46 в единичное состо ние. В результате на выходе 30 формируетс  сигнал запроса информации. Этот сигнал в блоке 1 увеличивает содержимое соответствующего счетчика 58 и, управл   через шифратор 59 мультиплексором 56, подключает выходы соответствующих регистра 57 и счетчика 58 к выходам 28 блока 1. Код выходов 28 определ ет выборку из блока 2

координат X

К,1

и т

к,7

второ0 0 5

го значени  функции. Одновременно формирователь 60 ввдает на выход 29 синхросигнал, который вместе с сигна5 шом на выходе схемы 35 задержки от- крьгоает элемент И 43 и устанавливает триггер 41 в единичное состо ние.Тем самь1М снимаетс  сигнал запроса информации . Единичные состо ние триггеров

41 и 46 и сигнал с выхода схемы 35

открывает элемент И 40. Сигнал с вы- хода элемента И 40 открывает блок 55, разреша  прием в регистр 54 с выходов 31 блока 2 кода второго шага ин5 терполировани  Т , и, пройд  через элемент И 39, открытый единичным сигналом триггера 44, формирует управл ющий сигнал, которьй замыкает ключ 5. Замкнутый ключ 5 подключает выход сумматора 4 к входу запоминаккдего элемента 7, в котором запоминаетс  приращение X,j X | - Х, функции X(t) - результат суммировани  в сумматоре 4 его входных сигналов:

t

Х - U X.

кд

X

к л ЬХ

U X к и

t к,( т

К,1

где первое слагаемое - аналоговый эквивалент кода второго отсчета сигнала X(t), выбранного из блока 2, поданный с выхода ЦАП 3 на первьй вход сумматора 4; второе слагаемое - напр жение, поступающее с выхода интегратора 15 на второй (вычитанхций) вход сумматора 4; третье и четвертое слагаемые - напр жение, поступающее с выхода сумматора 11 обратной св зи на третий (вычитающий) вход сумматора А.

По окончании интервала t элемент И 39 закрьшаетс , ключ 5 размы- каетс . Кроме того, на выходе элемента И 40 через элемент НЕ 37 и элементы ИЛИ 32 и 33 устанавливает триггер 36 в нулевое состо ние, в результате чего формируетс  управл ю- щий сигнал на выходе 22, замыкак дий ключ 12, который обеспечивает разр д интегратора 13, .

Если код регистра 54 не равен нулю и триггеры 41 и 46 остаютс  в нулевом состо нии,.то сигнал запроса не формируетс  и продолжаетс  процесс интерпол ций.

Таким образом, в каждом такте работы устройства при окончании очеред- ного интервала интерпол ции какой- либо из функций осуществл етс  выборка соответствующей информации из блока 2 в соответствующий кйнал 24, после чего в нем начинаетс  линейна  интерпол ци  с исходнымк данными следующего интервала. При отсутствии сигналов запроса информах и, свидетельствующих об окончании интервала интерпол ции, соответствующий канал продолжает линейное интерполирование

По прошествии всех интерполирующих интервалов цикличность генерации функций определ етс  свойством циклично- сти счета счетчиков 58, емкость которых устанавливаетс  соответственно длине интерполируемых функций.

Claims (3)

1. Устройство дл  многоканального интерполировани  функций, содержащее цифроаналоговый преобразова- . тeлfl и п интерполирующих каналов, каждьй -из которых содержит первый сумматор, выход которого через первый и второй ключи соединен с входами соответственно первого и второго

о

5 0

5

о о

5

0

5

запоминающих элементов, выходы которых через третий и четвертый ключи соединены с первым вьтодом первого цифроуправл емого резистора, второй вывод которого соединен с входом первого интегратора, выход которого соединен с первым входом второго сумматора, выход которого соединен с первым входом первого сумматора, второй цифроуправл емый резистор, блок формировани  шага интерполировани  канала, первый, второй, третий и четвертый выходы которого соединены с управл ющими входами соответствующих ключей канала, а п тый выход- с упрабл кщим входом первого цифроуправл емого резистора канала, при этом выход цифроаналогового преобразовател  соединен с вторыми входами первых сумматоров каналов, отличающеес  тем,что, с целью повышени  точности и автономности функционировани , устройство содержит коммутатор каналов, блок пам ти, а в каждом интерполирукщем канале - второй интегратор и п тый ключ, включенный между входом и выходом первого интегратора, первый вьгаод первого цифроуправл емого резистора соединен с вторым входом второго сумматора и с первым вьгоодом второго цифроуправл емого резистора, второй вьшод которого соединен с входом второго интегратора , выход которого ,  вл ющийс  выходом интерполирующего канала, соединен с третьим входом первого.сумматора , управл кшщй вход второго цифроуправл емого резистора соединен с п тым вькодом блока формировани  шага интерполировани  канала, шестой выход которого соединен с управл ющим входом п того ключа, п информационных входов устройства соединены с соответствующими информационными входами коммутатора каналов, п информационных выходов которого соединены с соответствующими адресными входами блока пам ти, перва  группа выходовкоторого соединена с входами цифроаналогового преобразовател , а втора  группа выходов - с группами информационных входов блоков фор- .мировани  шага интерполировани  каналов , тактовые входы которых соединены с шиной тактовых импульсов устройства , а седыфш выходы - с соответствующими входами запроса инфор

мации коммутатора каналов, синхрони зирукнций выход которого соединен с входами синхронизации блоков формировани  шага интерполировани  каналов ,

2. Устройство по П.1, отличющеес  тем, что блок формировани  шага интерполировани  содержи четыре триггера, регистр, счетчик, два блока элементов И, два элемента задержки, восемь элементов И, три элемента НЕ и три элемента ИЛИ, причем тактовый вход блока подключен к первым входам первого элемента И, первого и второго элемента ИЛИ и через первый элемент задержки соединен с нулевыми входами первого и второго триггеров, с первым входом второго элемента И, с входом первого элемента НЕ и с входом второго элемента задержки, выход которого подключен к первым входам третьего, четвертого и п того элементов И, информационные входы блока через пе вый блок элементов И соединены с установочным входом счетчика, вход вычитани  которого соединен с выходом второго элемента И, а кодовый выход через третий элемент ИЛИ подключен к входу второго элемента НЕ и второму входу второго элемента И, а через второй блок элементов И соединен с входом регистра, выходы которого  вл ютс  п тым выходом блока выходы первого и второго элементов НЕ соединены с входами шестого элемента И, выход которого подключен к единичному входу второго триггера единичный выход которого соединен с вторЬ1МИ входами первого, третьего и п того элементов И, второй вход четвертого элемента И  вл етс  входом синхронизации блока, а выход поключен к единично 14у входу первого триггера, единичный выход которого соединен с третьим входом Т1 етьего

элемента И, а нулевой выход подклю

чен к третьему входу п того элемента И, выход которого  вл етс  седьмым выходом блока, выход первого элемента И соединен с управл к цим входом второго- блока элементов И с со счетным входом третьего триггера, выходы которого  вл ютс  третьим и четвертым выходами блока и соединены с первыми входами соответственно седьмого и восьмого элементов И, выходы которых  вл ютс  вторым и первым выходами блока, а вторые входы седьмого и восьмого элементов И соединены с вторым входом второго эле

мента ИЛИ, с входом третьего элемен- ,та НЕ и с управл ющим входом первого блока элементов И и подключены к выхо- |ДУ третьего элемента И, выход третьего элемента НЕ соединен с вторым входом первого элемента ИЛИ,выход которого подключен к входу синхронизации четвертого триггера, информационньй вход которого соединен с вьссрдом второго элемента ИЛИ, а нулевой выход  вл етс  шестым выходом блока.

3. Устройство по П.1, отличающеес  тем, что коммутатор каналов содержит мультиплексор, шифратор, формирователь импульсов синхронизации, п регистров адреса и п счетчиков, при этом входы регистров адреса  вл ютс  информационными входами коммутатора, а входы запроса информации соединены с со- ответствукщими входами шифратора и формировател  импульсов синхронизации , а также с входами соответствующих счетчиков, вькод шифратора соединен с управл ющим входом мультиплексора , информационные входы которого подключены к выходам регистров адреса и счетчиков адреса, а выходы мультиплексора  вл ютс  информационными выходами коммутатора каналов , выход формировател  импульсов синхронизации  вл етс  синхронизирующим выходом коммутатора каналов.

2В

30

18 19 20 21

23 f

I . S2 1

A

53

IfL

f 7 t

J/

Фиг.З