SU1374282A1

SU1374282A1 - Аналоговое запоминающее устройство

Info

Publication number: SU1374282A1
Application number: SU864105273A
Authority: SU
Inventors: Евгений Владимирович Белогорцев; Валерий Михайлович Лихачев; Олег Петрович Урбан; Александр Кузьмич Якушев
Original assignee: Научно-исследовательский институт прикладных физических проблем им.А.Н.Севченко
Priority date: 1986-06-09
Filing date: 1986-06-09
Publication date: 1988-02-15

Abstract

Изобретение относитс к автоматике и импульсной технике и может быть использовано в приборах дл измерени максимальных амплитудных значений аналоговых сигналов. Цель изобретени - упрощение устройства. Поставленна цель обеспечиваетс з а счет устранени зависимости времени хр ане- ни от формы входных сигналов и периода их следовани . Устройство обеспечивает запоминание амплитудных значений входных сигналов любой пол рности на заданный промежуток времени , в течение которого блокируетс выработка управл ющих сигналов на коммутирующий элемент схемы и предотвращаетс возможна потер и искажение выходной аналоговой информации. Устройство содержит усилитель, два компаратора, накопительный элемент- конденсатор, повторитель, блоки управлени и разр дки, элементы ИСКЛЮЧАЮЩЕЕ ИЛИ и И, триггер. 3 ил. (Л

Description

Од

4

to

00

to

113

Изобретение относитс к автоматике и импульсной технике и может быть использовано в приборах дл измере.- ни максимальных амплитудных значе- НИИ аналоговых сигналов.

Цель изобретени - упрощение устройства .

На фиг.1 изображена функциональна схема устройства; на фиг.2 и 3 - вре менные диаграммы, по сн ющие работу устройства дл положительных и отрицательных сигналов в различных точках схемы.

Устройство содержит информацион- ный вход 1, входной усилитель 2, клю

3,накопительный элемент-конденсатор

4,выходной повторитель 5, второй компаратор 6, блок 7 управлени , блок

8 разр да, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 9, первый компаратор 10, триггер 11, элемент И 12.

Устройство работает следующим образом .

До прихода импульса на вход устройства в исходном состо нии накопительный элемент-конденсатор 4 разр жаетс при помощи блока 7 управлени и блока 8 разр да до нулевого уровн Триггер 11 сброщен, и на его инверсном выходе присутствует потенциал логической 1. Поступление на вход устройства сигнала отрицательной пол рности с амплитудой U (фиг.З) приводит к переключению компаратора 6 в единичное состо ние. На выходе элемента ИСКЛЮЧАЮЩЕЕ ИЛИ по вл етс логическа 1, так как выход компаратора 10, поступающий на второй вХод элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, остаетс в состо нии логического О дл отрицательных входных сигналов. Уровень логической 1 далее передаетс через элемент И 12, что приводит к замыканию ключа 3 и прекращению разр да накопительного элемента-конденсатора 4 блоками 7 управлени и 8 разр да . Устройство переходит в режим записи - зар да накопительного конденсатора . Достижение максимума амплитуды входного сигнала на неинвертирующем входе компаратора 6 вызывает его переключение, и на выходе элемента ИСКЛОЧАЮЩЕЕ ИЛИ и выходе элемента И устанавливаетс логический О. Этим отрицательным перепадом с выхода элемента И производитс установка по установочному входу триггера 11, поскольку его .информационный

5

0

5

0

5

0

5

вход подключен к общей шине (потенциал логической 1). Ключ 3 размыкаетс , и устройство переходит в режим хранени . Если на заданном интервале времени Т хранени амплитуды входного сигнала и по вл етс дополнительный сигнал с амплитудой U, U, , это -вызывает переключение компаратора 6 в единичное состо ние, что, однако, не приводит к дозар ду элемента-конденсатора 4 и искажению выходной информации , так как выход элемента И блокирован по входу нулевым потенциалом инверсного выхода триггера 11.

При поступлении на вход устройства сигнала положительной пол рности (фиг.2) срабатывает компаратор 10, и на его выходе устанавливаетс логическа 1. Поскольку на выходе компаратора 6 находитс логический О, то на выходе элемента ИСКЛ10ЧА ОЩЕЕ ИЛИ устанавливаетс значение логической 1, которое передаетс на выход элемента И, что приводит к замыканию ключа 3 и переходу устройства в режим запоминани входного сигнала. Когда на накопительном элементе-конденсаторе 4 напр жение достигает максимального значени входного сигнала, компаратор 6 переключаетс , и на его выходе по вл етс логическа 1, а на выходе элемента ИСКЛОЧАЮЩЕЕ ИЛИ и далее на выходе элемента И - логический О. Ключ 3 размыкаетс , и устройство переходит в режим хранени . Отрицательньт перепадом с выхода элемента И переключаетс триггер 11, и на его инверсном выходе по вл етс потенциал логического О. После окончани входного сигнала компаратор 10 переключаетс в исходное состо ние, и на его выходе снова по вл етс потенциал логического О, что приводит к по влению на выходе элемента ИСКЛОЧАЩЕЕ ИЛИ логической 1, однако при этом ключ 3 остаетс разомкнутым, так как элемент И блокируетс по входу нулевым потенциалом инверсного выхода триггера 11. По вление дополнительного сигнала с амплитудой U на интервале времени Т хранени также приводит к переключению элемента ИСКЛЮЧАЮЩЕЕ ИЛИ в единичное состо ние, которое не приводит к замыканию ключа 3 и доза- р ду накопительного элемента конденсатора 4, пока триггер 11 не сброшен

в исходное состо ние сигналом с выхода блока 7 управлени .

Устройство позвол ет запоминать амплитудные значени входных сигналов произвольной пол рности с временем хранени , не завис щим от их формы и периода следовани . Устранена возможность искажени выходной ана- логоврй информации за счет поступлени дополнительных импульсов на интервале хранени или коротких вход- шых сигналов. Кроме того, возможности устройства позвол ют упростить или отказатьс от дополнительных схем селекции входных сигналов в составе оборудовани , в котором они используютс .

Claims

Формула изобретен и 20

Аналоговое запоминающее устройство , содержащее входной усилитель, ключ, накопительный элемент-конденсатор , выходной повторитель, первый и второй компараторы, блок управлени , блок разр да, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, причем инвертированный вход первого компаратора и неинвертированный вход второго компаратора подключены к входу входного усилител и вл ют10

20

15

25 о 4282 .4

с информационным входом устройства, выход выходного усилител через ключ подключен к накопительному элементу - одной обкладке конденсатора, выходу блока разр дки и входу вьпсодного повторител , выход которого подключен к инвертирующему входу второго компаратора и вл етс информационным выходом устройства, неиивертир.ованный вход первого компаратора и друга обкладка конденсатора подключены к шине нулевого потенциала устройства, первый и второй входы элемента ИСКЛЮЧАЮЩЕЕ ИЛИ подключены соответственно к выходам первого и второго компараторов , выход блока управлени подключен к входу блока разр да, о т- личающеес тем, что, с .целью упрощени устройства, в рего введены элемент И и триггер, причем первый и второй входы элемента И подключены соответственно к выходу элемента ИСКЛЮЧАЮЩЕЕ ИЛИ и инверсному выходу триггера, установочный вход триггера соединен с входом блока управлени , выходом элемента И и ключом , информационный вход триггера подключен к шине нулевого потенциала устройства, вход сброса триггера подключен к выходу блока управлени .

Bwd

(риг.1