SU1364993A1 - Устройство дл измерени и регулировани соотношени скоростей - Google Patents

Abstract

Изобретение относитс  к измерительной технике. Цель изобретени -- повьшение быстродействи  и уменьшение погрешности измерени  и регулировани  соотношени  скоростей при их изменении в широком диапазоне. Устр-во содержит источники I и 2 импульсных сигналов, формирователи 3 и 4, инверторы 5 и 6, генератор 7 эталонной частоты, элементы И 8 и 9, счетчики 10 и 11, регистры 12 и 13 пам ти, цифроаналоговое делительное устр-во 14, умножители 15 и 16 частоты , делители 17, 18 и 19, узел 20 управлени  делением частоты, блок 21 формировани  циклов измерени , блок 22 инверторов, управл емый блоком 23, источник 24 опорного напр жени , блок 25 регулировани  соотношени  скоростей и задатчик 26. Введение новых элементов и образование новых св зей между элементами устр-ва позвол ют производить перестройку коэффициента делени  в функции базовой скорости, что позвол ет измерить соотношение скоростей и частот первичных сигналов источников 1 и 2 путем сравнени  частот преобразованных сигналов, которые измен ютс  в более узком диапазоне , чем общий диапазон изменени  сравниваемых скоростей. 1 з.п. ф-лы, 3 ил. (Л оо О5 ; со ;о со ф|Уг/

Description

Изобретение относитс  к технике электрического измерени  и регулировани  соотношени  (относительной разности ) скоростей вращени  электродвигателей , рабочих органов машин и механизмов , а также соотношени  частот электрических сигналов.

Цель изобретени  - повышение быстродействи  и уменьшение погрешнос- ти измерени  и регулировани  соотношени  скоростей при их изменении в широком диапазоне.

На фиг,1 представлена функциональна  схема устройства; на фиг.2 - временна  диаграмма его работы, иллюстрирующа  изменение состо ний информационных шин и шин управлени  в цикле измерени  дл  случа  N 4; на фиг.3 - схемы блока формировани  цик- ла измерени .

Устройство содержит источники 1 и 2 импульсных сигналов, входные формирователи 3 и 4, инверторы 5 и 6, генератор 7 эталонной частоты, эле- менты И 8 и 9, подключенные первыми входами к генератору 7, а выходами - к счетным входам соответственно нереверсивного и реверсивного счетчиков 10 и 11, регистры 12 и 13 пам ти, пер вый из которых подключен к выходу счетчика 10 непосредственно, а второй - к выходу счетчика 11 через узел инвертировани  числа, цифроаналого- вое делительное устройство 14, св - занное цифровыми входами с выходами регистров пам ти, умножители 15 и

16частоты и управл емые делители

17и 18 частоты, попарно включенные

в оба измерительных канала таким об- разом, что входы умножителей 15 и 16 подключены к выходам соответствующих формирователей 3 и 4, а выходы соединены со счетными входами соответственно элементов 5 и 6, неуправл емый делитель 19 частоты, счетным и обнул ющим входами подключенный соответственно к генератору 7 и умножителю 15, узел 20 управлени  делением частоты , счетным и обнул ющим входами св занньш соответственно с выходами делител  19 и умножител  15, блок 21 формировани  цикла измерени , подключенный своими четырьм  входами к выходам инверторов 5 и 6 и умножителей 15 и 16, блок 22 инверторов, управл емый блоком 23, реверсивный источник 24 опорного напр жени , формируемого дл  блока 14. Информационный вход

предзаноса счетчика I1 св зан с выходом счетчика 10, управл ющие входы делителей 17 и 18 и цифровой вход блока 25 регулировани  соотношени  скоростей объединены с выходом узла 20, а выходы блока 21 соединены соответственно первый - со стробирующим входом узла 20, обнул ющим входом счетчика 10 и стробирующим входом предзаноса управл емого делител  17, второй и четвертый - с вторыми входами соответственно элементов И 8 и 9, третьим - со стробирующими входами регистров 12, 13 и блока 23, а п тым - со стробирующими входами предзаноса соответственно счетчика 11, управл емого делител  18 и с входом сброса блока 23.

Элементы 1,3,15,17,5,8,10,12 образуют первьй измерительный канал, а элементы 2,4,16,18,6,9,11,22,13 - второй измерительный канал. Оба канала в совокупности с элементами 7, 21,14,23,24,19,20 образуют блок измерени  соотношени  скоростей. На вход блока 25 подключен задатчик 26.

Блоки 15 и 16 представл ют собой одинаковые умножители частоты, не внос щие статической погрешности в преобразование частоты. В качестве блоков 15, 16 целесообразно использовать блоки фазовой автоподстройки частоты (ФАПЧ).

Управл емые делители 17 и 18  вл ютс  идентичными. Они обеспечивают деление частот f,, f преобразованных сигналов источников 1, 2, поступающих на их счетные входы с выходов блока 15, 16 на один и тот же коэффициент делени  N, определ емый цифровым кодом, установленным узлом 20 и несущим информацию о скорости (частоте f, а точнее о периоде Т,): Л, KS7,; f, Kf ,; т; Т ,/К , где К - коэффициент умножени  частоты; Я., базова  скорость; f и Т - частота и период сигнала источника 1. При этом информаци  с шины управлени  считьшаетс  в каждые из блоков 17, 18 перед началом цикла измерени  стробирующими импульсами.

Узел 20 управлени  делени ем частоты состоит из включенных последовательно счетчика и регистра пам ти, причем счетчик своим счетным входом подключен к выходу блока 19 и производит отсчет только в течение импульса на выходе умножит.ел  15, об-

нул  сь и прекраща  счет во врем  паузы сигнала, а регистр пам ти счи- тьгоает информацию с выхода счетчика только по команде блока 21.

Функции блока 22 заключаютс  в том, чтобы на основе информации о преобразованных умножител ми и управл емыми делител ми частоты сигналах

4993

щей цепочкой 28 и инвертором 32 на п том выходе блока 21 формируетс  короткий отрицательный импульс.

В конце рабочего импульса сигнала источника 2, преобразованного элементами 16 и 18, дифференцирующа  цепочка 29 и элемент И 37 формируют короткий положительный импульс сброса по

источников 1, 2, поступающих по вход-ю третьему выходу блока 21, по которому ным шинам, сформировать и выдать уп- посредством инвертора 33 происходит

равл ющие воздействи  по выходным щи нам на другие элементы устройства в цикле измерени  в соответствии с диаграммой на фиг.2.

Блок 21 формировани  цикла измерени  (фиг.З) содержит дифференцирующие цепочки 27 - 29, инверторы 30-33, элементы И 34 - 37, 1-й, 2-и.и 3-й D-триггеры 38 - 40.

Сброс D-триггеров 38, 39 подго- товка блока 21 к работе) осуществл етс  в конце рабочего импульса сигнала источника 2, преобразованного умножителем 16 и делителем 18, т.е. в конце цикла измерени . При этом на Q-выходах триггеров 38 и 39 устанавливаютс  уровни логического нул  Переключение триггеров возможно только в последовательности 38, 39, 40.

Первый триггер 38 переключаетс  в конце первого (рабочего) импульса сигнала источника 1, преобразованного умножителем 15. В результате дифференцирующа  цепочка 27 формирует короткий положительный импульс на первом выходе блока 21, а на выходе элемента И, т.е. на втором выходе блока 21, по вл етс  уровень логической единицы.

Второй триггер 39 переключаетс  в конце первого (рабочего) импульса сигнала источника 1, преобразованног умножителем 15 и управл емым делителем 17. При этом на выходе элемента И, т.е. на втором выходе блока 21, восстанавливаетс  уровень логическог нул . Таким образом, на втором выходе блока 21 уровень логической единицы держитс  в течение времени импульса выходного сигнала делител  17

Третий триггер 40 переключаетс  по заднему фронту первого импульса сигнала источника 2, преобразованно

го умножителем 16, следующему во вре- gg выхода счетчика 10 в реверсивный мени за рабочим импульсом на выходе счетчик 11, последующего вычитани  блока 17. При этом на четвертом выходе блока 21 устанавливаетс  уровень жзгической единицы, а дифференцируюиз содержимого последнего импульсов опорной частоты в течение рабочего импульса на четвертом выходе блока

0

установка блока 21 в исходное сое- - то ние.

Устройство в целом работает следу- 5 ющим образом.

Измерение соотношени  скоростей основано на сравнении количества импульсов эталонной частоты fj, проход щих за временные интервалы Т,, Т, одинаково пропорциональные периодам Т, Т импульсных сигналов источников 1, 2, св занных с приводными точками , скорости Я, ниваютс :

Я которых срав25

30

(О

35

(2)

Измерение осуществл етс  циклами. измерени  включает три этапа: определение коэффициента делени  N, соответствующего базовой скорости Я, ведущего вала, получение информации о периоде Т с требуемой дл  дальней

шего определени  соотношени 

точностью путем подсчета числа импульсов эталонной частоты счетчиком 10 в течение рабочего импульса на втором выходе блока 21 продолжительностью N Т,/К, а также определение абсолютной разности периодов (Т , - TIJ) и вычисление соотношени  пери - одов (скоростей) посредством пред- заноса информации о величине Т с

выхода счетчика 10 в реверсивный счетчик 11, последующего вычитани 

из содержимого последнего импульсов опорной частоты в течение рабочего импульса на четвертом выходе блока

ре- .л 2

Т.)/

21 продолжительностью N - T .j/К и ализации операции делени  (т, - /Т цифроаналоговьм делительным устройством 14.

Цикл измерени  начинаетс  с приходом первого (рабочего) импульса сигнала источника 1, преобразованного умножителем 15, следующим во времени за коротким импульсом Конец цикла, формируемым блоком 21 на третьем выходе.

В течение рабочего импульса длительностью Т,/2 (сигнала с частотой

10

управл емый делитель 18, с вькода счетчика 10 в реверсивный счетчик 11 а также обеспечивает подготовку к работе блок 23.

Затем в течение N периодов преобразованного умножителем 16 сигнала источника 2 блоком 21 формируетс  ра решающий сигнал, при котором элемент 9 пропускает сигнал эталонной частоты на вычитающий вход реверсивного счетчика 1I. Таким образом, по истечении разрешающего сигнала в счетчик 11 сформируетс  число, характеризуциональных периодам первичных сигналов источников 1,2:

4Т т - Т

N .т - И К 1 к

т,.

f , ) блоком 20 осуществл етс  опреде- 15 ющее абсолютную разность преобразо- ление величины базовой скорости пу- ванных периодов (т - Т ), пропор- тем подсчета количества импульсов эталонной частоты генератора 7, деленной блоком 19.

В конце указанного рабочего им- 2о пульса (фиг.2) блок 21 формирует на первом выходе короткий положительный импульс, инициирующий перевод информации с выхода счетчика блока 20 в регистр пам ти этого блока. Таким 25 образом, на кодовой шине управлени  устанавливаетс  число, характеризующее базовую скорость 57, . В соответствии с этим числом устанавливаетс  коэффициент N делени  частоты блока- зо ми 17, 18, а блок 25 устанавливает соответствующий коэффициент усилени  в канале регулировани  соотношени  скоростей. Указанным импульсом на первом выходе блока 21 производитс  также обнуление счетчика 10 первого канала и (с небольшой задержкой) счи- тьшание информации о базовой скорости в управл емый делитель 17 первого канала.

Затем в течение N периодов преобразованного умножителем 15 сигнала источника 1 блоком 21 формируетс  разрешающий сигнал, при котором элемент И 8 пропускает сигнал эталонной 45 частоты на счетный вход счетчика 10. Число импульсов, подсчитанное за указанное врем  счетчиком 10, представл ет собой информацию о преобразован35

40

В том случае, если ЛТ 0, переполнение счетчика 11 фиксируетс  бло ком 23, который формирует команды на инвертирование числа дл  блока 22 и знака опорного напр жени  дл  блока 24.

В конце цикла измерени , совпадающего с отрицательным фронтом сигнала , блок 21 формирует короткий импульс Конец цикла, который переводит информацию о периоде Т и абсолютной разности йТ соответственно в регистры 12 и 13 пам ти, которые сохран ют ее в течение последующего цикла измерени  на своих вьшодах,под ключенных к делительному устройству 14. При этом на выходе последнего фо мируетс  аналоговый сигнал, напр жение и знак которого соответствуют из мер емому соотношению скоростей:

ibix

- и,.

tU,

D

К

т :

f, - Т7 fЭ

JJV, ,,

 ,- .  

tu,

Kj,

где К - коэффициент передачи делительного устройства. Перестройка коэффициента делени  N в функции базовой скорости позвол ет измер ть соотношение скоростей или частот первичных сигналов источников 1, 2 путем сравнени  частот f, , f преобразованньгх сигналов, которые измен ютс  в гораздо более узком диапазоне, чем общий диапазон изменени  сравниваемых скоростей.

ном периоде Т,, пропорциональном периоду первичного сигнала источника 1 (т ; NT , NT,/к).

После этого блок 21 переходит в режим ожидани  отрицательного фронта импульса сигнала источника 2, преобразованного умножителем 16. По указанному фронту блок 21 выдает короткий импульс на п том выходе, который инициирует считывание информации в

0

управл емый делитель 18, с вькода счетчика 10 в реверсивный счетчик 11, а также обеспечивает подготовку к работе блок 23.

Затем в течение N периодов преобразованного умножителем 16 сигнала источника 2 блоком 21 формируетс  разрешающий сигнал, при котором элемент 9 пропускает сигнал эталонной частоты на вычитающий вход реверсивного счетчика 1I. Таким образом, по истечении разрешающего сигнала в счетчике 11 сформируетс  число, характеризу5 ющее абсолютную разность преобразо- ванных периодов (т - Т ), пропор-

циональных периодам первичных сигналов источников 1,2:

4Т т - Т

N .т - И К 1 к

т,.

ющее абсолютную разность преобразо- ванных периодов (т - Т ), пропор-

В том случае, если ЛТ 0, переполнение счетчика 11 фиксируетс  блоком 23, который формирует команды на инвертирование числа дл  блока 22 и знака опорного напр жени  дл  блока 24.

В конце цикла измерени , совпадающего с отрицательным фронтом сигнала , блок 21 формирует короткий импульс Конец цикла, который перево - дит информацию о периоде Т и абсолютной разности йТ соответственно в регистры 12 и 13 пам ти, которые сохран ют ее в течение последующего цикла измерени  на своих вьшодах,подключенных к делительному устройству 14. При этом на выходе последнего формируетс  аналоговый сигнал, напр жение и знак которого соответствуют измер емому соотношению скоростей:

ibix

- и,.

tU,

D

К

т :

f, - Т7 fЭ

JJV, ,,

 ,- .  

tu,

Kj,

45

50

55

где К - коэффициент передачи делительного устройства. Перестройка коэффициента делени  N в функции базовой скорости позвол ет измер ть соотношение скоростей или частот первичных сигналов источников 1, 2 путем сравнени  частот f, , f преобразованньгх сигналов, которые измен ютс  в гораздо более узком диапазоне, чем общий диапазон изменени  сравниваемых скоростей.

. 71364993

ормула изобретени 

до об ли ле ум вт ва хо ве ег со уп ве вх кл но

Claims (2)

1. Устройство дл  измерени  и регулировани  соотношени  скоростей, состо щее из двух каналов, содержа- щих последовательно включенные импульсные датчики скорости, входные формирователи, а также два инвертора два элемента И, генератор эталонной частоты, нереверсивный и реверсивный счетчики с регистрами пам ти, подключенными выходами к цифроаналого- вому делительному устройству, неуправл емый делитель частоты, узел уп- равлени  делением частоты, блок формировани  цикла измерени , задатчик и блок регулировани  соотношени  скоростей , неуправл емый делитель частоты подключен своим счетным входом к генератору эталонной частоты, а выходом - к счетному входу узла управлени  делением частоты, реверсивный счетчик своим информационным входом предзаноса св зан с информационным выходом нереверсивного счетчика, блок формировани  цикла измерени  соединен первым и четвертым входами с выходами первого и второго инверторов соответственно первого и вто- рого каналов, первым выходом - со стробирующим входом узла управлени  делением частоты и обнул ющим входом нереверсивного счетчика, вторым и четвертым выходами - с вторыми входами первого и второго элементов И соответственно первого и второго каналов, третьим выходом - со стро- бирующими входами регистров пам ти, а п тым выходом - со стробирующим входом предзаноса реверсивного счетчика , отличающеес  тем, что, с целью повышени  быстродействи  и точности измерени  и регулировани  соотношени  скоростей при их изменении в пгароком диапазоне, в него введены два умножител  частоты и два управл емых делител  частоты первого и второго каналов, причем в каждом канале выход соответствую- щего умножител  частоты соединен со счетным входом управл емого делител  частоты данного канала, вход умножител  частоты подключен к выходу входного формировател  канала, а выxo управл емого делител  частоты св зан с входом инвертора соответствующего канала, управл ющие входы управл емы делителей частоты объединены с выхо

Q g 5 Q 0 5 g е

5

дом узла управлени  делением частоты, обнул ющие входы неуправл емого делител  частоты и узла управлени  делением частоты подключены к выходу умножител  частоты первого канала, второй и третий входы блока формировани  цикла измерени  св заны с выходами умножителей частоты соответственно первого и второго каналов, а его первый и п тый выходы соединены со стробирующими входами предзаноса управл емых делителей частоты соответственно первого и второго каналов, входы элементов И обоих каналов подключены к выходу генератора эталонной частоты.

2. Устройство по п.1, о т л и - чающеес  тем, что блок формировани  цикла измерени  содержит четыре инвертора, четыре элемента И, три дифференцирующие цепочки, три D- триггера, при этом первый вход блока формировани  цикла измерени  подключен к первому входу первого элемента И, второй вход - к входу первого инвертора , третий вход - к входу второго инвертора, четвертый вход - через первую дифференцирующую цепочку к первому входу второго элемента И, выход которого через третий инвертор подключен к входам установки в О первого, второго и третьего D-триг- геров, выход первого инвертора подключен к тактовому входу первого D- триггера, пр мой выход которого через вторую дифференцирующую цепочку подключен к первому выходу, через третий элемент И - к второму выходу блока формировани  цикла измерени , а также к второму входу первого элемента И, выход которого подключен к тактовому входу второго D-триггера, инверсный выход которого подключен к второму входу третьего элемента И, а пр мой выход - к первому входу четвертого элемента И, второй вход которого соединен с выходом второго инвертора , выход четвертого элемента И подключен к тактовому входу третьего D-триггера, пр мой выход которого подключен через последовательно соединенные вторую дифференцирующую цепочку и четвертый инвертор к п тому выходу и непосредственно к четвертому выходу блока формировани  цикла измерени , пр мой выход третьего D- триггера подключен к второму вхо9136А993 О

ду второго элемента И, выход ко-блока формировани  цикла иэмереторого  вл етс  третьим выходомни .