SU1363234A2 - Устройство дл моделировани сетевых графов - Google Patents
Устройство дл моделировани сетевых графов Download PDFInfo
- Publication number
- SU1363234A2 SU1363234A2 SU864080490A SU4080490A SU1363234A2 SU 1363234 A2 SU1363234 A2 SU 1363234A2 SU 864080490 A SU864080490 A SU 864080490A SU 4080490 A SU4080490 A SU 4080490A SU 1363234 A2 SU1363234 A2 SU 1363234A2
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- vertices
- block
- zero
- Prior art date
Links
Landscapes
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Abstract
Изобретение относитс к вычис- ; лительной технике. Целью изобретени вл етс расширение функциональных возможностей устройства путем определени ширины русов моделируемого графа. Поставленна цель достигаетс тем, что устройство содержит матрицу 1 размером п х п формирователей дуг, где п - количество вершин в графе, блок 2 управлени , генератор 3 импульсов , триггеры 4, п элементов ИЛИ 5 5„, п элементов И 6, - 6„, п счетчиков 7, - 7 , счетчиков 8 числа импульсов и блоки 9 - 9„ сравнени , регистр 10 числа нераспределен- ных вершин, сумматор 11, вычитатепь 12, блок 13 сравнени с нулем, дополнительный элемент И .14, коммутатор 15, группу из п регистров 16, - 16, блок 17 задержки. 2 ил. с SS (Я со О) оо ю со 4 ГЧ)
Description
Изобретение относитс к вычислительной технике и вл етс усовершенствованием известного устройства по авт. св. СССР № 716043.
Целью изобретени вл етс расширение функциональных возможностей путем определени значений ширины русов моделируемого графа.
На фиг 1 представлена структурна схема предлагаемого устройства; на фиг.2 - структура блока управлени .
Устройство содержит матрицу 1 размером п X п, где п - число вершин графа формирователей дуг, блок 2 уп- равлени , генератор 3 импульсов, триггеры 4 матрицы, элементы ИЛИ 5, элементы И 6, регистрирующие счетчики 7, счетчик 8 числа-импульсов, блоки 9 сравнени , регистр 10 числа не- распределенных вершин, сумматор 11, вычитатель 12, блок 13 сравнени с нулем, дополнительный элемент И 14, коммутатор 15, группу из п регистров 16, блок 17 задержки.
Блок 2 управлени содержит ключ 18 и триггер 19.
Устройство работает следующим образом . .
Первоначально в матрицу 1 заносит- ЗО теле 12 из кода числа, сформированнос информаци о топологии моделируемого графа сети. При этом триггеры 4, соответствующие дугам моделируемого графа, устанавливаютс в состо ние . Соответствующий риггер 4 формирователей дуг определ етс пересечением строки с номером, равны номеру начального узла моделируемой ветви, и столбца с номером, равным номеру ее конечного узла. После занесени исходной информации на выходах элементов ИЛИ 5, объедин ющих выходы триггеров 4 формирователей дуг в столбцах, соответствующих начальным узлам моделируемого графа, имеютс низкие потенциалы, так как в однонаправленном графе без циклов и петель начальные узлы не содержат вход щих ветвей и триггеры 4 формирователей дуг, наход ш1ихс в этом столбце, будут в нулевом состо нии. Счетчики 7 в исходном состо нии, а также счетчик 8 и рег истры 16 сброшены в нулевое состо 1тае. В регистр 10 заноситс код числа вершин в моделируемом графе. Коммутатор 15 в исходном состо нии запрещает прохождение сигналов с информационного входа на выходы .
С по влением пускового сигнала на входе устройства блок 2 управлени разрешает прохозкдение импульсов с выхода импульса генератора 3 на вторые входы всех элементов 6 и счетчика 8. При этом импульсы не проход т через элементы 6 на счетчики 7 тех столбцов, все триггеры 4 которых наход тс в нулевом состо нии. Далее содержимое счетчиков 7 поступает на один вход блока 9 сравнени соответствующего столбца, а на другие входы этих блоков сравнени поступает информаци со счетчика 8. При несовпадении показаний счетчиков 7 и 8 блок 9 вырабатывает импульс, который сбрасывает в нулевое состо ние триггеры 4 формирователей дуг строки с номером , равным номеру столбца, в блоке 9 сравнени которого сравнени не произошло.
При поступлении каждого очередного импульса от генератора 3 через блок 2 управлени в схему устройства сумматор 11 формирует на своем выходе двоичный код числа нераспределенных в данный момент времени вершин графа. Этот код вычитаетс в вычита5
0
5
0
5
го при поступлении.в схему предыдущего импульса, в результате чего формиг руетс код значени ширины j-ro руса , где j - уменьшенный на единицу пор дковый номер поступившего импульса . Текущий код числа нераспределенных вершин через блок 17 задержки поступает в регистр 10. Код значени ширины руса через коммутатор 15 записываетс в соответствующий регистр 16. Коммутатор 15 при поступлении на управл ющий вход: очередного импульса подключает информационный вход к выходу, номер которого равен пор дковому номеру поступившего импульса .
При по влении на выходе сумматора 11 нулевого кода (все вершины распределены ) блок 13 фиксирует это собы- тие выдачей сигнала на вход элемента И 14, который в свою очередь формирует сигнал на входе блока 2 управлени . В этом случае происходит останов устройства. В счетчике В фиксируетс код числа русов в моделируемом графе, в регистрах 16 содержатс коды значений ширины русов, а в регистрирующих счетчиках 7 размещаютс коды номеров русов (ранги),
к которым относ тс вершины.
соответствующие
Claims (1)
- Формула изобретениУстройство дл моделировани сетевых графов по авт.св. № 716043, о т- личающеес тем, что, с целью расширени функциональных воз- можностей путем определени значений ширины русов моделируемого графа, в него дополнительно введены сумматор , регистр числа нераспределенных вершин,.вычитатель, блок сравнени с нулем, дополнительный элемент И, коммутатор, блок задержки и группа из .п регистров, где п - число вершин графа, причем i-й (i 1,...,п) информационный вход сумматора подклю- чен к выходу i-ro элемента И, информационный выход сумматора подключен к входу блока сравнени с нулем, к входу блока задержки и к первому информационному ВХОДУ вычитател , выход блока задержки подключен и информационному входу регистра числа не- распределенньрс вершин, выход которого подключен к второму информационному входу вычитател , выход которого подключен к информационному входу коммутатора, выход блока сравнени с нулем подключен к первому входу дополнительного элемента И, выход которого подключен к входу.останова блока управлени , выход которого подключен к второму входу дополнительного элемента И и к управл ющему входу коммутатора, i-й выход которого подключен к информационному входу i-ro регистра группы.Составитель В. Смирнов Редактор А. Маковска Техред М.ДидкхКорректор В.Гирн кЗаказ 6364/42Тираж 671ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий 113035, Москва, Ж-35, Разпааска наб., д, 4/5Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4иа 2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864080490A SU1363234A2 (ru) | 1986-05-15 | 1986-05-15 | Устройство дл моделировани сетевых графов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU864080490A SU1363234A2 (ru) | 1986-05-15 | 1986-05-15 | Устройство дл моделировани сетевых графов |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU716043 Addition |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1363234A2 true SU1363234A2 (ru) | 1987-12-30 |
Family
ID=21242526
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU864080490A SU1363234A2 (ru) | 1986-05-15 | 1986-05-15 | Устройство дл моделировани сетевых графов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1363234A2 (ru) |
-
1986
- 1986-05-15 SU SU864080490A patent/SU1363234A2/ru active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР № 716043, кл. G 06 F 15/20, 1977. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1363234A2 (ru) | Устройство дл моделировани сетевых графов | |
US3151238A (en) | Devices for dividing binary number signals | |
SU1203534A1 (ru) | Устройство дл моделировани сетевых графов | |
US3033452A (en) | Counter | |
SU1520535A1 (ru) | Комбинаторное устройство | |
SU1376096A2 (ru) | Устройство дл моделировани сетевых графов | |
SU1483459A1 (ru) | Устройство дл моделировани графов Петри | |
SU1635175A1 (ru) | Устройство дл вычислени алгебраического выражени | |
SU640314A1 (ru) | Устройство дл определени экстремальных путей в графах | |
SU1070560A1 (ru) | Устройство дл моделировани сетевых графов | |
SU1354412A1 (ru) | Сенсорна клавиатура | |
SU959090A1 (ru) | Устройство дл моделировани сетевых графов | |
SU1322307A1 (ru) | Устройство дл исследовани путей в графе | |
SU657435A1 (ru) | К-значный фазоимпульсатор сумматор | |
SU877542A1 (ru) | Устройство прерывани | |
SU1327137A1 (ru) | Устройство дл селекции изображений точечных объектов | |
SU717756A1 (ru) | Устройство дл определени экстремального числа | |
SU1376097A1 (ru) | Устройство дл моделировани сетевых графов | |
SU423115A1 (ru) | Распределитель импульсов | |
SU1013963A1 (ru) | Устройство дл выбора заданий | |
SU1161952A1 (ru) | Устройство для вычисления логических функций | |
SU1453401A1 (ru) | Генератор случайных чисел | |
SU1383387A2 (ru) | Устройство дл определени кратчайшего пути автономного транспортного робота | |
SU913336A1 (ru) | Устройство для программного управления 1 | |
SU1485224A1 (ru) | Устройство для ввода информации |