SU1361529A1

SU1361529A1 - Устройство дл сопр жени процессора с абонентами

Info

Publication number: SU1361529A1
Application number: SU864046207A
Authority: SU
Inventors: Наталья Ивановна Гайдашенко
Original assignee: Научно-Производственное Объединение "Импульс" Им.Хху Съезда Кпсс
Priority date: 1986-03-31
Filing date: 1986-03-31
Publication date: 1987-12-23

Abstract

Изобретение относитс к области вычислительной техники, может быть ние надежности устройства за счет организации программного контрол адресации абонентов. Устройство содержит логический блок 1, буферный регистр 2, дешифратор 3, блок управлени 4 и шифратор 5. Логический блок 1 передает информацию от процессора к абонентам и, наоборот, выдел ет из информации процессора адрес абонента, выбранного дл обмена, передает в процессор контрольньш адрес . Адрес абонента, выделенньш блоком 1, заноситс в буферный регистр 2, который управл ет дешифратором 3. Выходы дешифратора 3 адресуют абоненты . Шифратор 5 формирует контрольный

Description

Изобретение относитс к вычислительной технике и может быть исполь- .зовано дл организации ввода-вывода информации в вычислительных системах

Целью изобретени вл етс повышение надежности устройства за счет организации программного контрол адресации абонентов.

На фиг. 1 показана блок-схема устройства; на фиг. 2 - конструкци блока управлени ; на фиг. 3 - то же, логического блока.

Устройство содержит логический блок 1, буферный регистр 2, дешифратор 3, блок 4 управлени , шифратор 5, шины 6-15 межсоединений, усилитель 16, дешифратор 17, усилители 18 и 19 триггер Шмидта 20, элемент И 21, усилитель 22, шинные формирователи 23, 24, мультиплексор 25, элемент И 26, элемент ИЛИ-НЕ 27, элемент И 28.

Устройство работает следуюш 1м образом .

Информаци о номере выбираемого устройства ввода-вывода от процессора по шинам 6 через логический блок 1, шины 8, регистр 2, шины 10 поступает на входы дешифратора 3. В соответствии с поступившим на его входы номером дешифратор 3 на своих выходах осуществл ет выбор одного- из устройств ввода-вьшода на шинах 15 межсоединений , которые .также вл ютс входами шифратора 5. На выходах шифратора 5, формируетс код номера действительно выбранного устройства ввода-вывода, который по шинам 12 через логический блок 1 поступает в процессор по шинам 6 дл сравнительного контрол . Ошибка в выборе устройства ввода-вывода немедленно обнаруживаетс процессором при срав- нении выданного номера устройства ввода-вывода с номером действительно выбранного устройства ввода-вывода , поступившего с выходов шифратора 5.

Логический блок 1 св зан с процессором двунаправленными информационными шинами 6, по которым происходит обмен информации в следующих направлени х: передача от процессора адрес, информаци в устройства ввода-вывода , передача в процессор: информаци от устройств ввода-вывода, контрольна информаци , контрольный адрес.

0

5

Шинный формирователь 23 служит дл обмена информации с процессором по шинам 6. Он посто нно включен на передачу В-С и переключаетс на передачу А-В дизъюнкцией сигналов Запрос данных и Опрос контрольного адреса при наличии готовности соответствующего устройства ввода-вывода или блока 5. Информаци с выходов шинного формировател 23 поступает на устройства ввода-вывода по шинам 14 и в регистр 2 по шинам 8. Шинный формирователь 24 предназначен 5 дл приема информации от устройства ввода-вывода по шинам 14 межсоединений и организует передачу В-С, котора отключаетс в случае Приема информации от процессора управл ющим сигналом по входу УВ.

Мультиплексор 25 посто нно включен на передачу информации на выход от входов D1, т.е. данных и контролв- ной информации от устройств ввода- вывода по шинам 14 и, только при наличии сигнала опроса контрольного адреса , переключает на выход группу входов D2, т.е. контрольного адреса от шифратора 5 по шинам 12.

По шинам 11 от блока 4 управлени поступают следующие управл юш;ие и стробируюш е сигналы: признак адреса (информации), запрос данных, опрос контрольного адреса, наличие данных.

Сигналы второй и третий поступают в инверсном виде и их конъюнкци (дизъюнкци пр мых сигналов) при отсутствии первого сигнала управл ет переключением шинного формировател 23 на передачу информации в процессор .

Стробом записи в регистр 2 (сигнал 9) вл етс конъюнкци сигналов Признак адреса и Наличие данных.

Блок 4 управлени св зан с процессором управл ющими шинами 7. По этим Шинам управл ющие сигналы принимаютс усилител ми 18 и 19 и затем управл ют работой дешифратора 17, который формирует управл ющие сигналы дл логического блока 1 по шинам 11 и устройств ввода-вывода по шинам 13. Сигнал наличи информации, принимаемый на усилитель 19, формируетс затем триггером Шмидта 20 и умощн етс элементом И 21 и усилителем 22 дл выдачи в устройства ввода-вывода как строб наличи данных от процессора дл устройств вво0

5

0

5

0

5

да-вьшода по шинам 14. Магистральный усилитель 18 готовит команду дл буферных выходных схем устройств ввода-вывода к выдаче информации на шины 1А, Эта информаци затем вьщаетс процессору по шинам 6 по стробу управл ющего сигнала Запрос данных.

Дл систем с распределенной конфигурацией управлени , когда устройства ввода-вывода размещаютс в удаленных от центра терминалах, процессор имеет в своем составе обратную св зь дл контрол как выдаваемой информации, так и вьщаваемого адреса устройства ввода-вывода.

Работа процессора с устройствами ввода-вывода имеет две фазы: адресаци и обмен информацией. После вьзда- чи вниз адресной команды процессор по истечении определенного времени запрашивает контрольную информацию об адресе и сравнивает ее с ранее вьщанной. В случае несравнени программа выходит на ошибку, в случае сравнени переходит к второй фазе. Если процессор работает с приемником , то происход т настройка системы на выдачу информации и по истечении определенного времени, запрос на контрольный прием информации. В случае сравнени выданной информации и контрольной алгоритм работы процессора с приемником нормально завершаетс , в случае несравнени - выход на ошибку . Если система работает с источником , то во второй фазе алгоритма процессор производит настройку на прием информации с контролем по паритету и затем в случае сравнени - выход на нормальное завершение, операции обмен с устройством ввода-вывода. Интерфейсна схема подключени устройств ввода-вывода производит контроль по

361529

паритету дл всей принимаемой информации .

Таким образом, предложенное уст- ройство позвол ет при организации св зи с абонентами передавать в процессор дл контрол адрес действительно выбранного абонента, что повышает надежность св зи.

10

Claims

Формула изобретени

Устройство дл сопр жени процессора с абонентами, содержащее блок управлени , логический блок, буферный регистр и дешифратор, выходы которого вл ютс адресными выходами устройства, входы блока управлени вл ютс управл ющими входами устрой20

ства, выходы группы блока управлени

соединены с управл ющими входами логического блока, адресные выходы и стробирующкй выход которого соединены соответственно с информационными 5 входами и стробирующим входом буферного регистра, выходы :оторого сое- динены с входами дешифратора, информационные входы-выходы первой 1 руппы логического блока вл ютс информа- 0 ционными входами-выходами первой группы устройства, отличаю- щ е е.с тем, что, с целью повышени надежности устройства за счет организации программного контрол адресации абонентов, устройство содержит шифраторj выходы которого соединены с информационными входами логического блока, информационные входы-выходы второй группы которог о вл ютс информационными входами-выходами второй группы устройства, выходы дешифратора соединены с входами шифратора , выход блока управлени вл етс управл ющим выходом устройства.

5

0

Фиг. 2

Составитель В.Файзрахманов Редактор Н.Гунько Техред М.ДвдькКорректор А.Т ско

Заказ 6283/47 Тираж 671Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д. 4/5

Производственнб-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

Фиг.З