SU1322436A1

SU1322436A1 - Устройство задержки

Info

Publication number: SU1322436A1
Application number: SU853843432A
Authority: SU
Inventors: Владимир Александрович Лавров; Владимир Николаевич Бессмертный; Валерий Иванович Штырев
Original assignee: Предприятие П/Я А-1789
Priority date: 1985-01-11
Filing date: 1985-01-11
Publication date: 1987-07-07

Abstract

Изобретение предназначено дл использовани в коррел ционной и измерительной технике. Цель изобретени - расширение функциональных возможностей устройства и упрощение перестройки вре.мени ОХ бхоЗ задержки. Устройство задержки содержит формирователь 2 импульсов, элементы И 4, 5 и 11, триггер 7, реверсивные регистры 8 и 9 сдвига и инвертор 10. Введение делител 1 частоты, элемента 2-2И-ИЛИ 3 и триггера 6 позвол ет формировать информационный сигнал о длительности задержки. Кроме того, в устройстве независимо от измен ющейс длительности и входного сигнала обеспечиваетс его задержка на заданную часть длительности этого сигнала или на длительность, в К раз больщую его длительности . При этом обеспечиваетс масштабирование входных сигналов на втором выходе устройства. 1 ил. бь/хоЭ7 OQ ю to со О5

Description

Изобретение относитс к импульсной технике и предназначено дл использовани в коррел ционной и измерительной технике.

Целью изобретени вл етс расширение функциональных возможностей за счет формировани информационного сигнала о длительности задержки и упрощение перестройки времени задержки.

На чертеже представлена структурна схема устройства задержки.

Устройство содержит делитель 1 частоты, формирователь 2 импульсов., элемент 2- 2И-ИЛИ 3, элементы И 4 и 5, триггеры 6 и 7, реверсивные регтетры 8 и 9 сдвига , инвертор 10 и элемент И 11.

Источник входной импульсной последовательности подключен к первому входу элемента И 11, выход которого подключен к входу формировател 2 импульсов и к первым входам реверсивных регистров 8 и 9 сдвига , выходы которых подключены соответственно к первому и второму входам элемента И 4, выход которого вл етс выходом устройства и через инвертор 10 подключен к второму входу элемента И 11. Источник тактовых импульсов подключен к входу делител 1 частоты, первый выход которого подключен к первым входам элемента И 5 и элемента 2-2И-ИЛИ 3, выходы которых подключены к вторым входам соответственно реверсивных регистров 8 и 9 сдвига. Выход реверсивного регистра 9 сдвига подключен к первому входу триггера 6, первый выход которого подключен к третьему входу элемента И 1 1 и к второму входу элемента И 5. Первый выход формировател 2 импульсов подключен к первому входу триггера 7 и к второму входу триггера 6, второй выход которого вл етс дополнительным выходом устройства . Второй выход формировател 2 импульсов подключен к второму входу триггера 7, первый выход которого подключен к третьим входам реверсивных регистров 8 и 9 сдвига и к второму входу элемента 2-2И- ИЛИ 3. Второй выход триггера 7 подключен к третьим входам элемента И 4 и элемента 2-2И-ИЛИ 3, к четвертому входу которого подключен второй выход делител 1 частоты.

Формирователь 2 импульсов выполнен по известной схеме.

Устройство работает следующим образом.

В исходном положении триггеры 6 и 7 установлены в нулевое состо ние, при этом элемент И 5 открыт по одному из своих входов, а на регистры 8 и 9 подаютс разрешающие потенциалы дл сдвига информации , например, вправо. Элемент 2-2И ИЛИ 3 открыт единичным потенциалом с выхода триггера 7 таким образом, что на его выходе, например, присутствует пониженна частота импульсов с выхода делител 1. Таким образом, на регистр 8 с выхода элемента И 5 поступают импульсы средней частоты от источника тактовых импульсов , а на регистр 9 с выхода элемента 2-2И-ИЛИ 3 - импульсы пониженной частоты тактовых импульсов на соответствующий коэффициент делени делител 1.

Импульс, поступающий на вход устройства через открытый элемент И 11, поступает на вход формировател 2, на втором выходе которого по фронту входного им пульса формируетс короткий импульс, подтверждающий исходное состо ние триггера 7. Одновременно входной импульс поступает в регистры 8 и 9 на первые входы, например информационные, и производитс за5 пись потенциала логической единицы тактовыми импульсами в чейках регистров в течение в.ремени следовани входного импульса .

По спаду входного импульса на втором выходе формировател 2 выдел етс импульс

0 который опрокидывает триггеры 6 и 7, при этом элементы И 5 и 11 закрываетс . Соответствующий потенциал с выхода триггера 7 открывает элемент 2-2И-ИЛИ 3 по другому входу, и импульсы средней тактовой

частоты поступают в регистр 9, включенный этим же потенциалом триггера 7 на сдвиг информации в противоположную сторону. На втором выходе, например пр мом, триггера 6 формируетс выходной сигнал, крат- ный.входному, который оканчиваетс при опQ рокидывании триггера 6.

Регистр 9 осуществл ет задержку формировани выходного сигнала на врем , меньшее его длительности во столько раз, во сколько низка частота записи меньще средней частоты считывани . По оконча5 НИИ времени задержки, т.е. с по влением единичного потенциала на инверсном выходе первой чейки регистра 9, триггер 6 опрокидываетс в исходное положение, при этом открываетс элемент И 5 и тактовые импульсы средней частоты с первого выхода

0 делител 1 поступают в регистр 8, включенный потенциалом с триггера 7 на сдвиг информации в противоположную записи сторону . И с выхода первой чейки регистра 8 через элемент И 4 на выходе устс ройства формируетс выходной задержанный импульс, длительность которого равна длительности входного, так как его запись-считывание в регистр 8 производитс на одной средней частоте.

0 В устройстве, независимо от измен ющейс длительности входного сигнала, обеспечиваетс его задержка на заданную часть длительности этого сигнала или на длительность , в К раз больщую его длительности , а также масштабирование вход5 ных сигналов на втором выходе устройства .

Изменение коэффициента К реализуетс переключением только одного соответствующего вывода делител частоть к четвертому входу элемента 2-2И-ИЛИ.

Claims

Формула изобретени

Устройство задержки, содержащее два регистра сдвига, инвертор, формирователь импульсов, триггер и три элемента И, при этом первый вход первого элемента И вл етс входом устройства, второй его вход через- инвертор подключен к первому выходу устройства и выходу второго элемента И, первый и второй входы подключены соответственно к выходам первого и второго регистров сдвига, первый вход первого регистра сдвига подключен к выходу третьего элемента И, выход первого элемента И подключен к второму входу первого регистра сдвига и входу формировател импульсов , выходы которого подключены соответственно к первому и второму входам триггера, первый выход которого подключен к третьим входам регистров сд.вига, отличающеес тем, что, с целью расширени функциональных возможностей за счет формировани информационного сигнала о дли0

5

0

тельности задержки и упрош.ени перестройки времени задержки, в него введен делитель частоты, второй триггер и элемент 2-2И-ИЛИ, причем вход делител частоты вл етс тактовым входом устройства, его первый выход подключен к первым входам третьего элемента И и элемента 2-2И- ИЛИ, второй вход которого подключен к второму выходу первого триггера и треьс- му входу второго элемента И, второй выход делител частоты подключен к третьему входу элемента 2-2И-ИЛИ, четвертый вход которого подключен к первому выходу первого триггера, выход элемента 2-2И- ИЛИ подключен к первому входу второго регистра сдвига, второй вход которого подключен к выходу первого элемента И, выход второго регистра сдвига подключен к первому входу второго триггера, второй вход которого подключен к второму выходу формировател импульсов, а первый выход подключен к третьему входу первого элемента И и к второму входу третьего элемента И, а второй выход вл етс вторым выходом устройства.