SU1308927A1 - Третьоктавный спектральный анализатор - Google Patents

Abstract

Изобретение относитс  к области измерени  характеристик случайных сигналов. Цель изобретени  - расширение функциональных возможностей TTTTil 17 tS tS го 2t 22 фаг. t анализатора. Анализатор содержит . входной усилитель 1, третьоктавные фильтры 2.1-2.П, аналоговый коммутатор 4, аналого-цифровой преобразователь 5, индикатор 6 и оперативное устройство 11. Введение экстремато- ров 3.1-З.п, блока 7 извлечени  квадратного корн , цифрового коммутатора 8,логарифмического преобразовател  9,блока 10 детектировани , дешифратора 12, блока 13 приоритетных прерываний и блока 14 управлени  обеспечивает возможность измерени  максимальных значений сигнала в соответствующих полосах частот. 1 з. п.ф-лы, 5 ил. je (П 00 о 00 со го

Description

11308927

зобретение относитс  к измерипо по л  вы бл ро сл ра ды пе то кл вх пе вы ра вт пр бл

10

ельной технике, в частности к облас- и измерени  характеристик случайных игналов.

Целью изобретени   вл етс  расшиение функциональных возможностей ретьоктавного анализатора за счет беспечени  возможности измерени  аксимальных значений сигнала в соотетствующих полосах частот.

На фиг. 1 представлена блок-схема нализатора; на фиг. 2 - блок-схема кстрематора; на фиг. 3 - блок-схема лока извлечени  квадратного корн  а фиг.. 4 - схема блока детектироваи ; на фиг. 5 - схема блока управлеи .

Анализатор (фиг. 1) содержит входой усилитель 1, третьоктавные фильт15

30

35

ы 2.1-2.П, экстрематоры 3.1-ЗсП,. аналоговый коммутатор 4, АЦП 5, индиатор 6, блок 7 извлечени  квадратного корн , цифровой коммутатор 8, логарифмический преобразователь 9,. блок 25 10 детектировани  (детектор), ОЗУ 11, ешифратор 12, блок 13 приоритетных прерываний и блок 14 управлени . На вход 15 подаетс  анализируемый сигнал , на выход 16 поступают коды максимальных или среднеквадратичных зна-. чений (СКЗ) сигнала в соответствующих полосах частот, на входы 17-20 анализатора подаютс  (с клавиатуры на ли- лицевой панели анализатора или с выхода внешнего управл ющего устройства , например ЭВМ) соответственно код коэффициента усилени  сигнала, импульс запуска анализатора,- код времени усреднени  сигнала, импульс начала вывода измерительной информации На выход 21 анализатора подаетс  импульс , сигнализирующий об окончании процесса вьюода информации.

На вход 22 анализатора подаетс  потенциальный сигнал, определ ющий вид поступающей на выход анализатора измерительной информации (максимальные или среднеквадратичные значени  анализируемого сигнала).

Вход 15 соединен с входом усилител  1, выход которого подключен к входам фильтров 2.1-2.П, выход, каждого фильтра 2.1 соединен с входом соответствующего экстрематора 3.1, выходы экстрематоров 3.1-3,п подключены каждый к соответствующему входу коммутатора 4, .выход которого соединен с входом АЦП 5, выход последнего

подключен подключен л  9, вых вым входо блока 7, рому вход следнего ра 6 и вы ды 17-20 первому, тому вход ключен к вход 22 первый вы вым управ равл юшр м второй вы преобразо блока 10 блока 14

40

45

50

ОЗУ 11, в торого по блока 14

блока 10 которого л ющему в блока 14 торого со равл ющим управл ющ к седьмом ющему вх из выходо равл ющи экстрема 14 подклю коммутат дам деши выход ко ходом бл 14 подкл блока 13 соединен ответств его упра входом б рого под усилител

Экстр ключ 23, операцион резисторы , 5 формиров триггер фронта и рематора 32 и 27,

подключен к входу блока 10, выходом подключенного к входупреобразовател  9, выход которого соединен с первым входом коммутатора 8 и входом блока 7, выходом подключенного к второму входу коммутатора 8, выход последнего соединен с входом индикатора 6 и выходом 16, и выходом 16, входы 17-20 подключены соответственно к первому, второму, третьему и четвертому входам блока 14, выход 21 подключен к одиннадцатому выходу, а вход 22 к п тому входу блока 14, первый выход которого соединен с первым управл ющим входом блока 10 и уп- равл юшр м входом коммутатора 8, а второй выход - с управл ющим входом преобразовател  9, управл ющий выход блока 10 соединен с шестым входом блока 14 и первым управл ющим входом

0

5

5

0

5

0

ОЗУ 11, второй управл юршй вход которого подключен к тр етьему выходу блока 14, четвертый выход которого

с вторым управл ющим входом блока 10 третий управл ющий вход которого подключен к третьему управл ющему входу ОЗУ 11 и п тому выходу блока 14, шестой и седьмой выходы которого соединены соответственно с управл ющими входами блока 7 и АЦП 5, управл ющий выход которого подключен к седьмому входу блока 14 и управл ющему входу дешифратора 12, каждый из выходов которого соединен с управл ющим входом соответствующего экстрематора 3.1, восьмой выход блока 14 подключен к управл ющему входу коммутатора 4, выходу блока 13 и входам дешифратора 12 и ОЗУ 11, вход- выход которого соединен с входом-выходом блока 10, дев тый выход блока 14 подключен к управл ющему входу, блока 13, каждый из входов которого соединен с управл ющим выходом соответствующего экстрематора 3.1, а его управл ющий выход - с восьмым входом блока 14, дес тый выход которого подключен к управл ющему входу усилител  1. .

Экстрематор 3 (фиг. 2) содержит ключ 23, резистор 24, конденсатор 25, операционный усилитель 26, ключ 27, резисторы 28 и 29, компаратор 30, 5 формирователь 31 переднего фронта, триггер 32, формирователь 33 заднего фронта и .схему 34 сборки. Вход экстрематора соединен с входами ключей 32 и 27, заправл ющие входы которых

31308927

подключены к выходу триггера 32, пер- вход вьй вход которого соединен с выходом схемы 34 сборки и управл ющим выходом эксгтрематора, управл ющий вход которого подключен к второму входу триггера 32, выход ключа 23 через резистор 24 подключен к инвертирующему входу усршител  26 и одной обкладке конденсатора 25, друга  обкладка которого соединена с выходами экстре- fO матора и усилител  26, а также через резистор 29 с инвертирующим входом компаратора 30, который через резистор 28 подключен к выходу/ключа 27, неинвертирующий вход компаратора 30 t5 соединен с неинвертирующим входом усилител  26 и нулевым потенциалом, а его выход - с входами формирователей 31 и 33 переднего и заднего фронтов , выходы которых подключены к пер-20 вому и второму входам схемы 34 сборки .

Блок 7 извлечени  квадратного корн  (фиг.-З) содержит вычитающий счетчик 35, дешифратор 36 нул , фор- мирователь 37 импульсов, триггер 38, сзему 39 совпадени , генератор 40 импульсов, делитель 41 частоты на два и суммирующий счетчик 42.

Блок 10 детектировани  (фиг. 4) 0 содержит регистр 43, умножитель 44, цифровой коммутатор 45, регистр 46, схему 47 сборки, схему 48 совпаде18 запускающего импульса. Процесс вывода измерительной информации осуществл етс  по окончании анализа подачей на вход 20 запускающего импульса . При этом вид выводимой измерительной информации (максимальные или среднеквадратичные значени  сиг нала) определ етс  сигналом, подавае мым на вход 22, Окончание процесса вы вода измерительной информации фикси- руетс  импульсом, поступающим на выход 21 анализатора.

Соответствующий коэффициент усиле ни  усилител  1 устанавливаетс  кодом , поступающим с дес того выхода блока 14 управлени . Усиленный сигнал с выхода усилител  1 поступает на входы третьоктавных фильтров 2,1- 2.п.

Сигналы на выходах фильтров относ тс  к классу узкополосных и представл ют собой амплитудно-модулиро- ванные колебани  с несущей частотой, равной средней частоте полосы пропускани  фильтра. Максимальные и среднеквадратичные значени  указан- ных сигналов могут .быть определены через амплитудные значени  последних . Под амплитудным значением понимаетс  А;, равное величине i-ro превьппающего шум локального экстремума в амплитудно-модулированном сигнале отклика полосового фильтра. При совпадени , триггер 52, формирователь35 этом среднеквадрати шое значение выни , 49 и 50 импульсов, схему 51

40

53 импульсов, сумматор 54, блок 55 вычитани , регистры 56 и 57, цифровой коммутатор 58, регистр 59, счетчик 60 и цифровой коммутатор 61 Блок 14 управлени  (фиг. 5) содержит триггер 62, схемы 63 и 64 совпадени , схему 65 сборки, схему 66 совпадени , генератор 67 импульсов,

формирователь 68 импульсов, схему 69 совпадени , формирователь 70 импуль- сов, триггер 71, дешифратор 72 нул , группу 73 вентилей, счетчик 74, формирователь 7.5 импульсов, регистр 76, счетчик 77, триггер 78, формирователи 79-81 импульсов,и триггер 82.

Анализатор работает следующим образом .

Перед началом анализа производитс 

числ етс  по следующей фор гуле:

СКЗ 0,707

А

(О

50

где А- - 1-тое амплитудное значение

сигнала; п - число амплитудных значений

сигнала,

а максимальное значение определ етс  как наибольшее по абсолютной величине из амплитудных значений сигнала. В св зи с этим сигналы с выходов фильтров подаютс  каждый на соответствующий экстрёматор.

Экстрематоры 3.1-З.п представл ют собой устройства выборки и запоминани , которые автоматически переход т

программирование анализатора. На вхо- от режима слежени  за сигналом на

ды 17 и 19 подаютс  коды коэффициента усилени  сигнала и времени усреднени  последнего. Процесс анализа сигнала начинаетс  после подачи на

входе к режиму хранени  в моменты прохождени  сигнала через экстрему а также формируют импульс, сигнали зирующий о переходе к режиму хране

вход

18 запускающего импульса. Процесс вывода измерительной информации осуществл етс  по окончании анализа подачей на вход 20 запускающего импульса . При этом вид выводимой измерительной информации (максимальные или среднеквадратичные значени  сигнала ) определ етс  сигналом, подаваемым на вход 22, Окончание процесса вывода измерительной информации фикси- руетс  импульсом, поступающим на выход 21 анализатора.

Соответствующий коэффициент усилени  усилител  1 устанавливаетс  кодом , поступающим с дес того выхода блока 14 управлени . Усиленный сигнал с выхода усилител  1 поступает на входы третьоктавных фильтров 2,1- 2.п.

Сигналы на выходах фильтров относ тс  к классу узкополосных и представл ют собой амплитудно-модулиро- ванные колебани  с несущей частотой, равной средней частоте полосы пропускани  фильтра. Максимальные и среднеквадратичные значени  указан- ных сигналов могут .быть определены через амплитудные значени  последних . Под амплитудным значением понимаетс  А;, равное величине i-ro пречисл етс  по следующей фор гуле:

40

СКЗ 0,707

А

(О

0

где А- - 1-тое амплитудное значение

сигнала; п - число амплитудных значений

сигнала,

а максимальное значение определ етс  как наибольшее по абсолютной величине из амплитудных значений сигнала. В св зи с этим сигналы с выходов фильтров подаютс  каждый на соответствующий экстрёматор.

Экстрематоры 3.1-З.п представл ют собой устройства выборки и запоминани , которые автоматически переход т

входе к режиму хранени  в моменты прохождени  сигнала через экстремум, а также формируют импульс, сигнализирующий о переходе к режиму хране

51

ни . Максимальные значени  отфильтрованных сигналов с выходов экстрема торов 3.1-З.п поступают каждый на соответствующий вход коммутатора 4, Импульсы с управл ющих выходов экст- рематоров 3.1-З.п, которые в данном случае  вл ютс  запросами на обработку , поступают каждый на соответствующий вход блока 13. Основна  функци  блока 13 сводитс  к приему импульсов , поступающих с управл ющих выходов экстрематоров, их распознаванию и выдаче управл ющих сигналов. Поскольку запросы на обработку вырабатываютс  независимо друг от друга , то дл  установлени  пор дка их удовлетворени  каждому из экстрема- торов присваиваетс  приоритетный номер в соответствии с несущей частото сигнала, который поступает на его вход. Наивысший приоритет присваиваетс  экстрематору, осуществл ющему обработку сигнала с самой высокой несущей частотой. На выходе блока 13 формируетс  код обслуживаемого в данный момент экстрематора, а на его управл ющем выходе - импульс сопровождени . Указанный код поступает на соответствующие входы коммутатора 4, ОЗУ 11, число  чеек которого равно числу фильтров анализатора, и дешифратора 12 и  вл етс  по отношению к этим устройствам кодом адреса. Коммутатор 4 в соответствии с кодом, поступающим на его управл ющий вход, подключает к входу АЦП 5 выход того или иного экстрематора. Запуск АЦП 5 осуществл етс  импульсом с седьмого выхода блока 14, который формируетс  при поступлении на восьмой вход последнего импульса с выхода блока 13. По окончании кодировани  значени  входного сигнала АЦП 5 формирует на своем выходе соответствующий код, а на управл ющем выходе импульс Конец преобразовани . Этот импульс поступает на седьмой вход блока 14 и на управл ющий вход дешифратора 12 и в зависимости от кода на входе последнего проходит на его соответствующий выход и дальше на управ л ющий вход соответствующего экстрематора. При этом экстрематор переводитс  из режима хранени  в режим слежени  за сигналом . Б то же врем  на п том выходе блока 14 формируетс  импульс, поступающий на третий взсод ОЗУ 11 и трети вход детектора 10. Этим импульсом

5

5

производитс  считьгоание содержимого  чейки ОЗУ 11, определ емой кодом на входе последнего, и запись его в детектор 10. В то же врем  производитс  запись в детектор 10 кода с выхода АЦП 5. В детекторе 10 при наличии разрешающего сигнала, поступающего на его второй вход с четвертого выхода блока 14, производитс  обработка поступивших данных. Б процессе обработки данных, поступаюш 1х в детектор 10 с выхода АЦП 5, определ ютс  максимальное и текущее значени  суммы квадратов отсчетов сигнала. После элементарного цикла обработки детектор 10 формирует на своем управл ющем выходе импульс, который поступает на шестой вход, блока 14 и на первый вход ОЗУ 11. Результаты обработки из детектора 10 переписьгоаютс  в выбранную ранее  чейку ОЗУ 11 (перва  группа разр дов в каждой  чейке ОЗУ отводитс  дл  кода максимального значени , втора  группа - дл  кода- текущего значени  суммы квадратов обработанных значений и треть  группа - дл  кода числа обработанных значений сигнала. Кроме того, на дев том выходе блока 14 формируетс  сигнал, разрешающий блоку 13 обслуживание очередного экстрематора. Описанный процесс обработки продолжаетс  до окончани  заданного времени усреднени  сигнала. Процесс вывода результатов анализа начинаетс  с подачи на вход 20 анализатора и далее на четвертый вход блока 14 импульсного сигнала. При этом на восьмом выходе блока 14 формируетс  код адреса первой  чейки ОЗУ 11, а на п том вьгхо- де - импульс. По этому импульсу происходит считывание содержимого первой  чейки ОЗУ 11 и запись его в детектор 10. По окончании указанного импульса на втором выходе блока 14 формируетс  импульс, который поступает на управл ющий вход логарифмического преобразовател  9. На вход последнего с выхода детектора 10 в зависимости от сигнала на его первом входе поступает код максимального значени  или среднее значение квадрата сигнала. Преобразователь 9 представл ет собой посто нное запо- минающее устройство (ПЗУ), в  чейках которого записаны коды логарифмов значений сигнала. Коды значений сигнала , поступающие на вход преобразо0

5

0

0

вател  9,  вл ютс  кодами адреса его  чеек, а импульс, поступающий на управл ющий вход преобразовател  9  вл етс  сигналом, разрешающим считывание содержимого выбранной  чейки, С выхода преобразовател  9 данные поступают на вход блока 7 извлечени  квадратного корн  и первый вход цифрового коммутатора 8. По окончании импульса на втором выходе блока 14 на его шестом выходе формируетс  импульс , который поступает на управл ющий вход блока 7 и запускает его. Блок 7 обеспечивает извлечение квадратного корн  из кода, поступившего на его вход, и yмIioжeниe результата на коэффициент 0,707. Код среднеквадратичных значений сигнала с выхода блока 7 поступает на второй вход коммутатора 8, который в зависимости от сигнала, поступаюпдего на его управл ющий вход с первого выхода блока 14, передает на свой выход и далее на индикатор 6 и выход I6 анализатора код, поступающий на его первый или второй входы. На этом вывод содержимого первой  чейки ОЗУ 11 заканчиваетс . Вывод содержимого второй, тре- т,ьей и т.д.  чеек ОЗУ 11 осуществл етс  последовательно в соответствии с приведенным описанием. При этом на восьмом выходе блока 14 каждый раз формируетс  код адреса соответствующей  чейки.

Экстрематор 3 (фиг. 2) работает следующим образом

Установка экстрематора 3 в режим слежени  за сигналом осуществл етс  подачей импульса на его управл ющий вход. При этом триггер 32 устанавливаетс  в состо ние 1 на пр мом выходе , а ключи 23 и 27 замыкаютс . Переменное напр жение, поступающее на вход экстрематора 3 через замкнутые ключи 23 и 27 и резисторы 24 и 28 проходит на инвертирующие входы усилител  26 и компаратора 30. Усилитель 26 с конденсатором 25 в цепи отрицательной обратной св зи представл ет собой устройство выборки и запоминани , которое в момент прохождени  входного напр жени  через экстремум автоматически переводитс  в режим запоминани  . При этом экстремум входного напр жени  определ етс  в момент равенства нулю разности между входньш и задержанным относительно него на некоторый временной интервал напр жеo

5

0

5

0

5

0

5

0

5

нием (дл  обеспечени  заданной погрещ- ности определени  момента экстремума входного напр жени  указанна  задержка задаетс  достаточно малой). Величина задержки определ етс  посто нной времени цепи, состо щей из резистора 24 и конденсатора 25. С выхода усилител  26 сигнал через резистор 29 поступает на инвертирующий вход компаратора 30, неинвертирующий вход которого соединен с нулевым потенциалом. При этом к инвертирующему входу компаратора 30 прикладываетс  разность между.,входным напр жением, поступающим через резистор 28, и равным ему по величине, обратным по фазе и за- держанньш во времени напр жением, поступающим с выхода усилител  26 через резистор 29 (резисторы 28 и 29 . обеспечивают разв зку между выходом усилител  26 и выходом источника переменного напр жени , соединенного с входом экстрематора 3. В случае положительной полуволны входного сигнала указанна  разность имеет положи- тельную пол рность, а напр жение на выходе компаратора 30 - отрицатель- ную. В момент перехода входного напр жени  через максимум, указанна  разность становитс  равной нулю, а затем принимает отрицательную пол рность . При этом происходит скачкообразное изменение знака напр жени  на выходе компаратора 30 и срабатывает формирователь 31 импульсов, который формирует по переднему фронту сигнала на входе импульс на своем выходе. Этот импульс через схему 34 сборки поступает на управл ющий выход эст- рематора 3 и фиксирует момент прохождени  входного напр жени  через максимум . Кроме того, этот же импульс поступает на соответствуюш 1й вход триггера 32 и опрокидывает его. В результате этого ключи 23 и 27 размыкаютс  и Экстрематор 3 переводитс  в режим запоминани  максимального значени  сигнала, поступающего с выхода усилител  26 на выход экстрематора 3. В случае отрицательной полуволны входного сигнала знак разности напр жений на входе компаратора 30 и напр жение на его выходе имеют обратные , по сравнению с рассмотренным случаем, пол рности. В момент перехода входного напр жени  через максимум в результате скачкообразного изменени  знака напр жени  на выходе

компаратора 30 срабатывает формирователь 33 импульсов, который формирует по заднему фронту сигнала на вхог; де импульс на своем выходе. Этот импульс через схему 34 сборки посту- пает на управл ющий выход экстремАто- ра 3 и фиксирует момент прохождени  входного напр жегш  через максимум.

Блок 7 извлечени  квадратного корн  (фиг. 3) работает следующим обра- зом.

При подаче импульса на управл ющий вход блока 7 код, поступающий на его вход, записываетс  в вычитающий счетчик 35, триггер 38 устанав- ливаетс  в состо ние 1 на пр мом выходе, а счетчик 42 - в исходное состо ние.

Данные, поступающие на вход блока 7, представл ютс  в логарифмическом масштабе. С учетом известных свойств логарифмов алгоритм обработки данных по формуле (1) в блоке 7 -может быть представлен в виде

Ig 0,707-IF Ig 0,707 + 1/2 Ig А (2)

где А - код, поступающий на вход блока 7.

Указанный алгоритм обработки реализуетс  в блоке 7 .с помощью число- импульсного метода.-При этом код логарифма Поступающих данных преобразуетс  в интервал времени соответствующей длительности, формируемый триггером 38. Передний фронт этого интервала фиксируетс  импульсом, поступающим на управл ющий вход блока 7. На вход вычитающего счетчика 35 с выхода генератора 40 импульсов образцовой частоты через схему 39 совпадени , разблокированную триггером 38, начинают поступать импульсы. Они подаютс  на вход счетчика 35 до тех пор, пока последний не установитс  в состо ние О, которое фиксируетс  дешифратором 36 Нул ,. При срабатывании последнего запускаетс  формирователь 37 импульсов, который опроки- дывает триггер 38 в исходное состо ние , блокиру  схему 39 совпадени  и фиксиру  тем самым задний фронт временного интервала. В течение указанного интервала времени импульсы с выхода схемы 39 поступают через делитель 41 на два частоты следовани  и тульсов также на вход счетчика 42. При этом деление частоты следовани 

5

0

0

5

5

0

5 0 5

импульсов на два обеспечивает операцию извлечени  квадратного корн , а умножение результатов этой операции на коэффициент 0,707 обеспечиваетс  предварительной установкой счетчика 42 на величину Ig 0,707 в момент поступлени  импульса на управл ющий вход блока 7. С выхода счетчика 42 код результата поступает на выход

блока 7. I

Блок 10 детектировани  (фиг. 4) работает в двух режимах: анализа сигнала и вью ода информации.

В режиме анализа сигнала цикл обработки осуществл етс  за четыре такта . Запуск блока 10 производитс  подачей на его третий управл ющий вход импульса, который проходит на управл ющие входы регистров 43, 46 и 57 и счетчика 60. При этом в регистр 43 записываетс  код, поступивший на вход блока 10, в регистр 46 - разр ды кода D;|-Df|, поступившего на вход-выход блока 10, представл ющие собой код максимального значени  сигнала, в регистр 57 /- разр ды кода В„.,-D;., представл ющие собой текущее значение суммы квадратов отсчетов сигнала, в счетчик 60 - разр ды кода D,,-D, представл ющие собой число усредненных отсчетов сигнала. Указанный импульс устанавливает также триггер 52 в состо ние I и разблокировывает .схему 51 совпадени . При наличии.разрешающего сигнала на втором управл ющем входе блока 10 импульс с его третьего управл ющего входа через схему 48 совпадени  своим задним фронтом запускает формирователь 49 импульсов. Импульс с выхода формировател  49 своим передним фронтом увеличивает содержимое счетчика 60 на единицу, а задним фронтом переписывает содержимое счетчика 60 в регистр 59. Указанный импульс, кроме того, через схему 47 сборки поступает на управл ющий вход регистра 43 и вызывает считывание его содержимого, которое поступает на один из входов коммутатора 45 и на оба входа умножител  44, Последний представл ет собой быстродействующее комбинационное устройство дл  перемножени  опе- рантов (в рассматриваемом случае умножитель 44 выполн ет операцию возведени  в квадрат кода с выхода регистра 43).

Код, поступающий на один из входов коммутатора 45 с выхода регистра 43, сравниваетс  с кодом, поступающим на его другой вход с выхода регистра 46. При этом, если код в регистре 46 TIO абсолютной величине больше кода, в регистре 43, то коммутатор срабатывает , опрокидывает триггер 52 и тем самым блокирует схему 51 совпадени . Формирователь 49 задним фронтом импульса запускает формирователь 50 импульсов, сигнал с выхода кото- рого поступает на управл ющие входы сумматора 54 и регистра 56. При этом осз цествл етс  запуск сумматора 54 и запись информации в регистр 56. матор 54 суммирует квадрат текущего значени  сигнала, код которого поступает с выхода умножител  44, с суммой квадратов предыдущих значений сигнала ,, код которой поступает с выхода регистра 57. При вычислении среднеквадратичных значений сигнала в детекторе 10 используетс  рекурсивный алгоритм вида

N.

NH

Ni- Ni-,

где N - возведенный в квадрат i-й отсчет сигнала; N., - среднее значение из возведенных в квадрат (i-1) отсчетов сигнала; N - среднее значение из возведенных в квадрат i отсчетов сигнала;

i - число усредненных отсчето Схемотехнически более просто реа- р1изуетс  следующа  модификаци  выражени  (3) :

iN. iN., + N - N

1-1

(4)

45

В соответствии с выражением (4). из полученной суммы с помощью блока 55 вычитаетс  среднее значение из возведенных в квадрат (i-1) отсчетов сигнала. Указанное значение получаетс  в результате делени  суммы возве- м денных в квадрат (i-1) отсчетов сигнала , код которой хранитс  в регистре 57, на код числа усредненных отВ режиме вывода информации на второй управл ющий вход блока 10 подаетс  сигнап запрета, который блокирует схему 48. В результате этого цикл обработки осзтцествл етс  за один такт При подаче импульса на третий управл ющий вход блока 10 содержимое соответствующей  чейки ОЗУ 11 переписываетс  в регистры 46 и 57 и счетчик 60. При этом содержимое регистра 46,

счетов, хран щийс  в счетчике 60. Операци  делени  осуществл етс  путем « представл ющее собой код максимально- соответствующего сдвига кода содер- го значени  сигнала, поступает на жимого регистра 57. Указанный сдвиг один вход коммутатора 61. На второй реализуетс  с помощью коммутатора 58, рход последнего, с выхода коммутатора который управл етс  кодом с выхода 58 поступает код среднего значени 

15

0

5

0

5

0

5

счетчика 60 и подключает каждый раз к своему выходу определенную часть своих входов, выполн   тем самым функцию селектора выходов регистра 57,

С выхода коммутатора 58 код среднего значени  из возведенных в квадрат (1-1) отсчетов сигнала - N.;, поступа.ет на один из входов коммутатора 61 и в зависимости от сигнала на управл ющем входе последнего про- - ходит или не проходит на выход блока 10. Кроме того, указанньй код поступает на вход регистра 56 и записываетс  -в него, Формирователь 50 задним фронтом импульса запускает формирователь 53 импульсов, сигнал с выхода которого поступает на управл ющие входы блока 55 и регистра 59, на вход схемы 51 совпадени  и на управл ющий выход блока 10. При этом, блок 55 осуществл ет вычитание из содержимого сумматора 54 содержимое регистра 56 и выдает результат на разр ды кода D -D входа-выхода блока 10. Кроме того, считываетс  содержимое регистра 59, которое поступает на разр ды кода Dj -D входа-выхода блока 10. Импульс с выхода формировател  53 поступает также на один из входов схемы 51 совпадени . Если указанна  схема оказываетс  разблокированной, то импульс проходит на ее выход и далее через схему 47 сборки поступает на управл ющий вход регистра 43 и вызывает считывание содержимого последнего , которое поступает на разр ды кода D,-Df, входа-выхода блока 10. Информаци , поступающа  на вход-выход блока 10, записьшаетс  в соответствующую  чейку ОЗУ 11 импульсом с управл ющего выхода блока 10. На этом цикл обработки информации в блоке 10 за- : канчиваетс .

В режиме вывода информации на второй управл ющий вход блока 10 подаетс  сигнап запрета, который блокирует схему 48. В результате этого цикл обработки осзтцествл етс  за один такт. При подаче импульса на третий управл ющий вход блока 10 содержимое соответствующей  чейки ОЗУ 11 переписываетс  в регистры 46 и 57 и счетчик 60. При этом содержимое регистра 46,

представл ющее собой код максимально- го значени  сигнала, поступает на один вход коммутатора 61. На второй рход последнего, с выхода коммутатора 58 поступает код среднего значени 

13

из возведенных в квадрат значений сигнала, В зависимости от сигнала, поступившего на первьш управл ющий вход блока 10, коммутатор 61 подает на выход последнего один из указанных кодов.

Блок 14 управлени  (фиг. 5) работает следующим образом.

При программировании анализатора перед началом его работы на первый и третий входы блока 14 подаютс  соот- ветственно коды коэффициента усилени  сигнала и времени усреднени  последнего . Запись этих кодов в регистр 76 и счетчик 77 осуществл етс  импульсом с выхода формировател  79, кото- рьй запускаетс  сигналом, поступающим на второй вход блока 14 при запуске aHajfti3aTopa., Код коэффициента усилени  с выхода регистра 76 поступает на дес тый выход блока 14, .Импульс с выхода формировател  79, кроме того , поступает на третий выход блока 14, а также на один из входов триггера 71, устанавлива  его в состо ние 1. Сигнал с выхода триггера 71 поступает на четвертый выход блока 14, а также разблокировьгоает схемы 63, 64 и 66 совпадени . Тактовые импульсы с выход-а генератора 67 через схему 66 поступают на вычитающий вход счетчика 77 до тех пор, пока последний не установитс  в состо ние О, которое фиксируетс  дешифратором нул  72. Срабатыва -, депшфратор 72 запускает формирователь 68, импульс с выхода которого устанавливает триггер 71 в состо ние О и блокирует схемы 63 и 66. Таким образом, триггер 71 формирует временной интервал , в течение которого осуществл етс  усреднение сигнала при измерении его СКЗ.. Импульс, поступающий на восьмой вход блока 14, устанавливает триггер 62 в состо ние О и формирует на дев том выходе блока 14 сигнал запрета. Кроме того, указанный импульс поступает на один из входов схемы 63 и проходит на.седьмой выход блока 14 в течени :интервала усреднени  сигнала,так как схема 63 в течение этого времени остаетс  разблокированной . Импульсы, поступающие на седьмой вход блока 14 через разблокированную в процессе усреднени  сигнала схему 64 совпадени  и далее через схему 65 сборки проход т на п тый выход блока 14. При вьшоде ин0892714

формации на четвертый вход блока 14 подаетс  сигнал, который запускает формирователь 80. Импульс с выхода последнего поступает на один из вхо- 5 Дов триггера 78, устанавлива  его в .

триггера 78, состо ние 1, и на вход предварительной установки счетчика 74, устанавлива  его в состо ние О. Кроме того, указанным импульсом произ 0 водитс  синхронизаци  установки триггера 82 в состо ние, определ емое сигналом, поступающим на п тый вход блока 14. При выводе максимальных значений сигнала на п тый вход блока

J5 14 подаетс  1, а при выводе СКЗ сигнала - О. Сигнал с выхода триггера 82 поступает на первый выход блока 14. Сигналом с выхода триггера 78 разблокировываютс  группа 73 вентилей и схема 69-совпадени , через которую на суммирующий вход счетчика 74 начинают поступать тактовые импульсы с выхода генератора 67. При этом код с выхода счетчика 74, представл ющий собой код адреса  чеек ОЗУ 1I, через группу 73 вентилей поступает на восьмой выход блока 14. Кроме того, тактовые импульсы поступают на вход формировател  75, импульсы с выхода которого поступают на второй выход блока 14, а также на вход формировател  70, запуска  последний своими задними фронтами. Импульсы с выхода формировател  70 по35 ступают на шестой выход блока 14, После о-проса всех  чеек ОЗУ 11 сигнал переноса со старшего разр да счетчика 74 поступает на один из входов триггера 78, устанавлива  его в

40 состо ние О и блокиру  группу 73 вентилей и схему 69, Кроме того, указанный сигнал запускает формирователь 81. Импульс с выхода последнего поступает на одиннадцатый выход блока

45 14 и сигнализирует об окончании про20

25

30

цесса вьшода информации.

Claims (2)

1. Формула изобретени 

   I, Третьоктавный спектральньй анализатор , содержащий, входной усилитель , вход которого соединен с входом анализатора, а выход - с входами третьоктавных полосовых фильтров, аналоговый коммутатор, выход которого подключен к входу аналого-цифрового преобразовател  (АЦП), индикатор, вход которого соединен с выходом анализатора , и оперативное запоминающее

   ш

   15

   151308927

   устройство (ОЗУ), отличающийс  тем, что, с целью расширени  функциональных возможностей анализатора за счет возможности измерени  максимальных значений сигнала в соответствующих полосах частот, в него введены экстрематоры, блок детектировани  , логарифмический преобразователь , блок извлечений квадратного корн , цифровой коммутатор, блок приоритетных прерываний, дешифратор и блок управлени , при этом выход каждого фильтра соединен с входом соответствующего экстрематора, выходы которых подключены каждый к соответствующему входу аналогового коммутатора, выход АЦП соединен с- входом блока детектировани , выход которого подключен к входу логарифмического преобразовател , выход кото- рого соединен с первым входом цифрЬ- вого коммутатора и входом блока извлечени  квадратного корн , выход которого подключен к второму входу цифрового , коммутатора, выход которого соединен с входом индикатора и выходом анализатора, первый, второй, третий , четвертый и п тый управл ющие входы которого подключены соответственно к первому, второму, третьему, четвертому и п тому входам блока управлени , первый выход которого соединен с первым управл ющим входом блока детектировани  и управл ющим входом цифрового коммутатора, второй выход блока управлени  подключен к управл ющему входу логарифмического преобразовател , управл юшлй выход блока детектировани  соединен с шесуп ды уп эк ра вх бл вх ко бл бл л  пр со от уп бл ца уп

   0 л  со

   ч то ра те ре фр эт

   вх хо ст ду об

   35 ка ра че щи ющ

   25

   тым входом блока управлени  и первым инвертирующему входу операционного управл ющим входом ОЗУ, второй управ- усилител  и к нулевому потенциалу.

   л ющии вход которого подключен к тре- тьег-гу выходу блока управлени , четвертый выход которого соединен с вторым управл ющим входом блока детектировани , третий управл ющий вход которого пЪдключен к третьему управл ющему -входу ОЗУ и п тому выходу блока управлени , шестой и седьмой

   выходы которого соединены соответст- 50 экстрематора, выход триггера соедивенно с управл юшр ми входами блока извлечени  квадратного корн  и АЦП, управл ющий выход которого подключен к седьмому входу-блока управлени  и

   5

   927

   16

   управл ющему входу депшфратора, каждый из .выходов которого соединен с управл юшим входом соответствующего экстрематора, восьмой выход блока управлени  подключен к управл ющему входу аналогового коммутатора, выходу блока приоритетных прерываний и к входам дешифратора и ОЗУ, вход-выход которого соединен с входом-выходом блока детектировани , дев тый выход блока управлени  подключен к управл ющему входу блока приоритетных прерываний каждый из входов которого соединен с управл юш 1М выходом соответствующего экстрематора, а его управл ющий выход - с восьмым входом блока управлени , дес тый и одиннадцатый выходы которого подключены к управл ющему входу входного усилите0 л  и управл ющему выходу анализатора соответственно.
2. 2. Анализатор по п. 1, отличающийс  тем, что экстрема- тор содержит два ключа, три резистора , конденсатор, операционньа усилитель , компаратор, формирователь переднего фронта, формирователь заднего фронта, схему сборки и триггер, при этом вход экстрематора подключен к

   входам первого и второго ключей, выход первого ключа через первый рези- стор подключен к инвертирующему входу операционного усилител  и к одной обкладке конденсатора, друга  обклад5 ка которого соединена с выходом операционного усилител  и экстрематора и через второй резистор с инвертирующим входом компаратора, неинвертирующий вход которого подключен к не5

   выход компаратора соединен с входами формирователей переднего и заднего фронтов, выходы которых подключены к 45 первому и второму входам схемы сборки , выход которой соединен с управл ющим выходом экстрематора и первым входом триггера, второй вход которого подключен к управл ющему входу

   нен с управл ющими входами ключей, вьрсод второго ключа через третий резистор подключен к инвертир-ующему входу компаратора.

   Риг.З

   VlLZ.

   Составитель В, Смолин Редактор О. Юрковецка  Техред А.Кравчук Корректор М. Шароши

   1793/36

   Тираж 731 Подписное ВНИИШ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

   Производственно-полиграфическое предпри тие, г, Ужгород, ул. Проектна  , 4

   fpuz. 5