SU881732A1 - Цифровой дискриминатор - Google Patents

Description

(54) ЦИФЮВОЙ ДИСКРИМИНАТОР

Изобретение относитс  к вычислительной и информационно-измерительной технике. Известен цифровой дискриминатор, содержащий счетчик исследуемой величины, ключи ввода уровн  дискриминации и счетчика, с помощью которого задаетс  этот уровень (1 . В этом дискриминаторе эа один цикл преоб разованк  мгновенного значени  исследуемой величины фиксируетс  равенство или превышение только одного заданного уровн  дискриминации , что  вл етс  его недостатком. Наиболее близким к изобретению  вл етс  многоканальный цифровой дискримииатор, содержащий блок счетчиков исследуемой величины , переключатели и блоки сравнени  по числу уровней дискриминации, триггеры и блок совпадени  2. Этот дискриминатор может дискриминироват исследуемую величину по р ду уровней (которые образуют сетку уровней дискриминации), но построен путем составлени  из одноканальных цифровых дискриминаторов. Такое решение требует использовани  большого объема оборудовани , что  вл етс  его недостатком. В системе обработки данных существует необходимость в дискриминации низкочастотных сигналов по р ду уровней дискриминации, при этом за цикл преобразовани  таких сигналов необходимо фиксировать мгновенное значение исследуемого сигнала, достигшего наибольшего уровн  дискриминащш за этот цикл. Когда на уровне низкочастотного сигнала есть высокочастотна  помеха, амплитуда которой находитс  в пределах уровн  дискриминации , происходит многократное срабатывание известного дискриминатора на одном уровне дискриминации, что ведет к избыточности информации , выдаваемой им. Цель изобретени  - уменьшение объема оборудовани  щсфрового дискриминатора. Поставленна  цель достигаетс  тем, что цифровой дискриминатор, содержащий счетчик, переключатель уровней, первый и второй блоки сравнени  и блок выдачи, причем входы первой группы первого блока сравнени  соединень с выходами переключател  уровней, содержит блок пам ти и блок управлешы, причем выходы п младших разр дов счетчика

(n к, где к - разр дность счетчика) соединены со входами второй группы первого блока сравнени , входы первой группы второго блок Ьравнени  соединены с выходами (п+1) младших разр дов счетчика и с информационными входами блока пам ти, выходы которого соединены со входами второй группы второго блока сравнени , выходы разр дов счетчика соединены с информационными входами блока выдачи, первый, второй и третий входы блока ут1равленн  соединены соответственно с выходами первого и второго блоков сравнени  и с управл ющим входом дискриминатора, первый и второй выходы блока управлени  соединены соответственно с управл ющими входами блока пам ти и блока выдачи, информационный вход дискриминатора соединен со счетным входом счетчика, выходы блока выдачи и первого блока сравнени   вл ютс  выходами дискриминатора.

Кроме того, блок управлени  содержит элемент И и элемент задержки, выход которого соединен с первым выходом блока,первый, второй и третий входы которого соединены со входами элемента И, выход которого соединен со вторым выходом блока.

На фиг. 1 представлена блок-схема цифрового дискриминатора; на фиг. 2 - схема блока управлени .

Цифровой дискриминатор содержит счетчик 1, блок сравнени  2, переключатель уровней 3, блок пам ти 4, блок сравнени  5, блок управлени  6, блок вьщачи 7, информационный вход 8, устанс вочный вход 9, управл ющий вход 10, выходы 11 и 12.

Принцип работы устройства заключаетс  в следующем.

Уровни дискриминации устанавлнвак)тс  с шагом, равным числу 2, где n - 1, 2, 3 ... Дл  определени  совпадени  исследуемой величины анализируютс  все n младших разр дов кода зтой величины, где n соответствует показателю степени числа 2 выбранного шага уровн  дискриминации. Таким образом, если все анализируемые младшие разр ды равны нулю, то, следовательно, исследуема  величина совпадает с одним из уровней дискриминации.

Устройство работает следующим образом..

В начале дакла по входу 9 подаетс  импуль начала преобразовани  исследуемой величины, при этом счетчик 1 обнул етс . Мгновенное значение исследуемой величины в виде унитарного кода подаетс  по входу 8 на вход счетчика 1, увеличива  его содержимое. Младшие разр ды кода с выходов n младших разр дов счетчика подаютс  на одни выходы блока сравнени  2, а на другие его входы подаетс  код шага уровней дискриминации с выходов переключател  уровней 3. Переключателем

уровн  3 можно установить любой шаг уровн  дискриминации от 2 до 2, где п - 1, 2, 3 ... Если шаг уровн  дискриминации устанавливаетс  равным 2, то сигналы высокого уровн  (логическа  1) подаютс  с выходов переклю чател  3 с первого по i -и, а по остальным выходам подаютс  сигналы низкого уровн  (логический ). При этом каждое текущее значение исследуемой величины, у которой- состо ние младших разр дов с первого по j -и равно логическому О, поступа  на блок сравнени  2, формирует на его выходе, а также на выходе 12 сигнал логической 1, означающий достижение исследуемой величины очередного уровн  дискриминации. Более старшие разр ды (с (i +1)-го по п-й) кода исследуемой величины в анализе не участвуют, так как они блокируютс  сигналами логического О от соответствующих шин переключател  уровней 3.

В конце преобразовани  на выходах счетчика 1 формируетс  потенциальный код исследуемой величины за этот цикл исследовани . Если этот код соответствует одному из уровней дискриминации, то на выходе блока сравнени  2 формируетс  разрешающий сигнал. Импульс конца преобразовани  по входу 10 поступает в блок управлени  6 и, если отсутствует сигнал запрета на выходе блока сравнени  5, то блок управлени  б выдает сигнал разрешени  в блок выдачи 7, по которому код исследуемой величины , соответствующий одному из уровней дискриминации, выводитс  на выходы Ц. Кроме того, в момент отпирани  блока выдачи 7 с другого выхода блока управлени  6 форми руетсй сигнал, по которому в блок пам ти 4 записываетс  п+1 младших разр дов кода исследуемой величины.

Дл  фиксации наибольшего значени  исследуемой величины, достигшей нового уровн  д скриминации (большого или меньшего), к блоку пам ти 4 и блоку сравнени  5 подключены п+1 разр дов, так как при анализе исследуемой величины по уровн м дискриминации с шагом, равным п, код числа, соответствующий следующему уровню дискриминации, имеет в (п+1)-ом разр де состо ние, обратное состо нию (п+1)-го разр да кода последнего зафиксированного значени  исследуемой величины.

Если в результате наложени  высокочастотной помехи исследуема  величина за второй и последующие циклы преобразовани  находитс  в пределах последнего зафиксированного уровн , то в случае неравенства предыдущему значению

на выходе блока сравнени  2 будет запрещающий сигнал; в случае равенства на выходы блока сравнени  5 поступают одинаковые коды с п+1 выходов младших разр дов счетчика 1

и с выходов блока пам ти 4, т.е. на выходе блока сравнени  5 по витс  сигнал запрета.

При достижении исследуемой величиной за цикл преобразовани  нового уровн  дискриминации на выходах блока управлени  6 формируютс  сигналы, обеспечивающие выход кода исследуемой величины на выход 11 и запись в блок пам ти 4 новых значений п+1 младших разр дов этой величины.

Данный цифровой дискримииатор имеет по сравнению с известным, меньшее количество оборудовани .

Кроме того, снижена по сравнению с известным избыточность информации, выдаваемой, дискриминатором.

Claims (2)

1. Цифровой дискриминатор, содержащий счетчик, переключатель уровней, первый и второй блоки сравнени  и блок выдачи, причем входы первой группы первого блока сравнени  соединены с выходами переключател  уровней, отличающийс  тем, что, с целью уменьшени  объема оборудовани , дискриминатор содержит блок пам ти и блок управлени , причем выходы п младших разр дов счетчика (п к, где к - разр дность счетчика) соединены со входами второй группы первого блока

сравнени , входы первой группы второго блока сравнени  соединены с выходами (п-М) младших разр дов счетчика и с информационными входами блока пам ти, выходы которого соединены

со входами второй группы второго блока

сравнени , выходы разр дов счетчика соединены с информационными входакш блока выддчи , первый, второй и третий входы блока управлени  соединены соответственно с выходами

первого и второго блоков сравнени  и с управл юцдам входом дискриминатора, первый и второй выходы блока управлени  соединены соответственно с управл ющими входами блока пам ти и блока вьщачи, информационный

вход дискриминатора соединен со счетным входом счетчика, выходы блока выдачи и первого блока сравнени   вл ютс  вьтходамн дискриминатора.

2. Дискриминатор по п. 1, отличающ и и с   тем, что блок управлени  содержит злемент И и элемент задержки, выход которого соединен с первым выходом блока, первый, второй и третий входы которого соединены со входами элемента И, выход которого соединен

со вторьпи выходом блока.

Источники информации, прин тые во вшшание при экспертизе 1.0 Авторское свидетельство СССР Ц. 329527, кл. G 06 F 15/36, 1971.

2. Авторское свидетельство СССР № 591854,

кл. G 06 F 7/00, 1975 (прототип).