SU1304080A1 - Запоминающее устройство с обнаружением и исправлением модульных ошибок - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, .а именно к полунроводнико- вым заноминающим устройствам. Целью изобретени   вл етс  повышение достоверности контрол  и повышение информационной емкости устройства. Устройство содержит блок 1 модульной пам ти, состо вши из модулей 2 пам ти, с трем  группами контрольных входов 7-9 и выходов 11 -13, блок 14 коррекции ошибок, две группы блоJ 4 ш ков 16 и 1/ кодировани  но коду Бергера, шесть групп блоков 18--23 свертки по модулю два, четыре блока 24-27 сравнени , два блока 28 и 29 обнаружени  опгибок, две группы элементов ИЛИ 30 и 31, блок 32 определени  типа ошибок, мультинлексор 33, блок 34 кодировани  но коду Бергера. Путем ввода в устройство блоков кодировани  по коду Бергера обеспечиваетс  обнаружение многократных однонаправленных ошибок в двух, например, семиразр дных модул х 2 пам ти и исправление их в одном из модулей 2 пам ти, за счет чего повышаетс  достоверность контрол  устройства . При этом число контрольных разр дов в блоке 1 пам ти снижаетс , например, до тринадцати, за счет чего повышаетс  информационна  емкость устройства. Блоки 28- 31служат дл  определени  номеров модулей 2, в которых произошли однонаправленные ошибки во всех разр дах, а блок 32вырабатывает сигнал некорректируемой ошибки и сигналы наличи  ошибок. 8 ил. (Л оо о 4 о оо о

Description

Изобретение относитс  к вычислительной технике, а именно к полупроводниковым заноминак нлм устройствам с самоконтролем .

Цель изобретени  - повышение достоверности контрол  и информационной емкости устройства.

На фиг. 1 представлена функциональна  схема устройства; на фиг. 2 - структурна  схема предпочтительного варианта выполнени  блока модульной пам ти; на фиг. 3 - фиг. 8 - соответственно наиболее предпочтительный вариант выполнени  соединени  информационных входов устройства с входами соответственно блоков свертки по модулю два первой группы и блоков кодировани  по коду Бергера первой группы , схемы подключени  выходов блоков кодировани  по коду Бергера первой или второй группы к входам блоков свертки по модулю два соответственно третьей или четвертой и п той или шестой групп, функциональные схемы блока обнаружени  ошибок и блока определени  типа ошибок.

Устройство содержит блок 1 модульной пам ти, состо щий из модулей 2 пам ти с управл юн ими 3 и 4, адресными 5 и ин- формационпыми 6 входа.ми, группами контрольных входов 7-9 с первой по третью, информационными выходами 10 и группами контрольных выходов 11 -13 с первой по третью, блок 14 коррекции ошибок. На фиг. 1 показаны информационные выходы 15 устройства. Устройство содержит также первую 16 и вторую 17 группы блоков кодировани  по коду Бергера, группы блоков 18-23 свертки по модулю два с первой по шестую, блоки 24-27 сравнени  с первого по четвертый, первый 28 и второй 29 блоки обнаружени  ошибок, первую 30 и вторую 31 группы элементов ИЛИ, блок 32 определени  типа ошибок, мультиплексор 33, блок 34 кодировани  по коду Бергера. На фиг. 1 показаны одни из контрольных выходов 35 устройства.

На фиг. 2 показаны семь информационных 2) -27 и три контрольных 2g - 2,5 модул  пам ти, составл юш,ие блок 1 модульной пам ти.

На фиг. 3 показаны блоки 36-42 свертки по модулю два, вход щие в первую группу , и информационные входы 6,. . Аналогично выполнено подключение к выходам 10i-,s блоков 19 свертки по модулю два второй группы.

На фиг. 4 изображены блоки 43-49 кодировани  по коду Бергера первой груп- 16 и показан принцип подключени  их к ипформационн1 1м входам устройства . Аналогично выполн етс  подключение к информационным выходам блоков 17 кодировани  по коду Бергера второй группы На фиг. 5 и 6 обозначены соответственно блоки 50-52 и 53-55 свертки по модулю два групп 20 и 21, 22 и 23 и показан принцип подключени  их к выходам блоков 43-49 кодировани  по коду Бергера.

Блок 29 обнаружени  ошибок, содержит

(фиг. 7) элементы И 56-76. На фиг. 7 показан принцип подключени  их к выходам 341-3 блока 34 кодировани  по коду Бергера, выходам 26i-( блока 26 сравнени  и к входам элементов ИЛИ 77-83 группы. Блок 32 определени  типа ошибки содержит (фиг. 8) элементы ИЛИ 84-86 и элемент И 87. Каждый из блоков 34, 43- 49 кодировани  по коду Бергера может быть реализован в виде ПЗУ с адресной выборкой.

5 Устройство работает следующим образом .

В режиме записи информации на вход 3 подаетс  сигнал записи, например «О. На входы 5 подаетс  адрес  чейки пам ти, в которую необходимо записать число,

° поступающее по входам 6. На вход 4 подают сигнал обращени , например «О, длительность которого должна быть больше , чем задержки в блоках 16, 20 22, 1. В . блоках 16, 18, 20, 22 происходит выработка

5 значений трех групп контрольных сигналов, которые совместно с информационными словами записываютс  в выбранную  чейку пам ти по входам 7-9. В режиме считывани  на вход 3 подаетс  сигнал считывани , например, «О. На входы 5 посту0 пает адрес  чейки, информаци  из которой считываетс . На вход 4 подаетс  сигнал обращени , например «О, длительность которого должна быть больше задержек в блоках 1,17 21, 23, 25, 26-33, 14. Информаци  выдаетс  на выходы 15. Одновременно в блоках 19, 17, 21, 22 образуютс  из считанного числа три группы контрольных сигналов, которые в блоках 24-26 поразр дно сравниваютс  с соответствующими группами контрольных сиг0 налов, поступающих из блока 1 по вы.ходам 11 - 13.

В зависимости от результатов сравнени  возможны следующие варианты да. нейщей работы.

На выходе блоков 24-26 нули. Это означает отсутствие ошибок и на выходах 35 будут нули, вследствие чего информаци  на выходах 15 может быть использована .

На выходах одного из блоков 24-26

0 имеетс  одна или несколько единиц (предполагаетс  пуансоновский поток отказов). На соответствующем выходе 35 будет единичный сигнал, означающий, что произошел отказ в одной из групп контрольных разр дов блока 1. Считанна  информаци 

5 может быть использована.

На выходах всех блоков 24-26 имеютс  единичные сигналы. Это означает, что произошел отказ в информационных разр дах блока 1. На соответствующих выходах 35 будут единичные сигналы. В этом случае возможны две ситуации.

Произошел отказ одного из модулей 2) -2; пам ти. В этом случае с помощью блоков 28 и 30, 29 и 31 будет выработан номер отказавшего модул  2. Поскольку отказал один из модулей 2i- 2 пам ти, то на выходах блоков 30 и 31 активизирован одинаковый номер, вследствие чего блок 27 вырабатывает сигнал управлени  мультиплексором 33, который подключает соответствующие разр ды блока 24 на разр ды отказавшего из модулей в блоке 14, что приводит к инвертированию ошибочных значений в разр дах выходов 10. После этого информаци  с выходов 15 может быть использована. Сигнал с выхода блока 27 служит индикатором исправл емой ошибки.

Произошел отказ двух из модулей 2,-2. В этом случае, вследствие различных Н-мат- риц кодов, используемых дл  получени  второй 8 и третьей 9 групп контрольных сигналов , активизированы два различных номера отказавших разр дов. Поэтому на выходе блока 27 отсутствует сигнал исправл емой ошибки и информаци  с выходов 15 не может быть использована.

Кро.ме указанных ситуаций возможны (хот  и реже) варианты отказов двух модулей с контрольными разр дами и отказ одного из информационных 2t- 2 и одного из контрольных 2i-2,0 модулей пам ти. В обеих этих случа х в устройстве вырабатываетс  признак наличи  ошибки, а информаци  не используетс .

Таким образом, в устройстве обеспечиваетс  исправление однонаправленных ошибок в одном из .модулей 2i-2 и обнаружение однонаправленных ошибок в двух из модулей 2i -2)0 , за счет чего повышаетс  достоверность контрол . При этом дл  обнаружени , например, семиразр дных ошибок число контрольных разр дов снижаетс  до тринадцати. Таким образом, повышаетс  информационна  емкость устройства.

Claims (1)

1. Формула изобретени 

   Запоминающее устройство с обнаружением и исправлением модульных ошибок, содержащее блок модульной пам ти, группы блоков свертки по модулю два с первой по шестую, блоки сравнени , блоки обнаружени  ошибок, блок определени  типа ошибок, мультиплексор, группы элементов ИЛИ и блок коррекции ошибок, выходы которого  вл ютс  информационными выходами устройства, а одни из входов соединены с выходами мультиплексора, причем входы и выходы блоков свертки по .модулю два первой группы соединены соответственно с

   0

   информационными входами и с контро.-1ь- ными входами первой группы блока модульной пам ти, информационные выходы которого подключены к другим входам блока кор- 5 рекции ошибок и входам блоков свертки по модулю два второй группы, выходы которых соединены с одними из входов первого блока сравнени , другие входы которого подключены к контрольным выходам первой группы блока модульной пам ти, контрольные входы и выходы второй грунпы которого подключены соответственно к выходам боТоков свертки по модулю два третьей группы и к одним из входов второго блока сравнени , другие входы которого соедине5 ны с выходами блоков свертки по модулю два четвертой группы, контрольные входы и выходы третьей группы блока модульной пам ти подключены соответственно к выходам блоков свертки по модулю два н той группы и к одним из входов третьего блока

   сравнени , другие входы котого соединены с выходами блоков свертки по модулю два шестой групы, выходы первого блока сравнени  соединены с одними из информационных входов мультиплексора и входами пер5 вой группы блока определени  типа ошибок , входы второй группы которого подключены к выходам второго блока сравнени  и одним из входов первого блока обнаружени  ошибок, выходы которого соединены с входами элементов ИЛИ пер0 вой группы, выходы которых подключены к другим информационны.м входам мультиплексора и одним из входов четвертого блока сравнени , выход которого соединен с управл ющим входом мультиплексора , а другие входы подключены к выходам

   элементов ИЛИ второй группы, входы которых соединены с выходами второго блока обнаружени  оншбок, одни из входов которого подключены к выходам третьего блока сравнени  и входам третьей груп0 пы блока определени  типа ошибок, выходы которого  вл ютс  одними из контрольных выходов устройства, адресными, информационными и управл ющими входами которого  вл ютс  адресные, информационные и управл юшие входы блока модульной пам ти,

   5 а управл ющий вход и выход четверто|-о блока сравнени  - входом стробировани  и другим контрольным выходом устройства, отличающеес  тем, что с целью новьцнени  достоверности контрол  и информационной емкости устройства, в него введены группы блоков кодировани  по коду Бергера и блок кодировани  по коду Бергера, входы которого соединены с выходами первого блока сравнени , а выходы - с другими входами блоков обнаружени  ошибок,

   2 причем входы блоков кодировани  по коду Бергера первой группы подключены к информационным входам блока модульной пам ти, а выходы - к входам блоков свертки по модулю два третьей и п той групп, d. ioisoij кодировани  по коду Бергеру i; -o:-oii ; jiyiiiii) соединены с информационными выходами блока пам ти, а выходы - с входами блоков свертки по модулю два четвертой и шеетой групп.

   7

   8

   5

   JL

   10,.

   Г-7

   / 70

   фиё.2

   (риг.5

   Kff/i.f/ZS)

   фиг. 6

   7,2, J от 5л. J4 4,5,6 от бл. 26

   Н27

   Составитель т. Зайцева

   Редактор И. КасардаТехред И. ВересКорректор М. Пожо

   Заказ 1316/52Тираж 590Подписное

   Е НИИПИ Государственного комитета ССХР по делам изобретений и открытий

   1 13035, Москва, Ж- 35, Раушска  наб., д. 4/5 Производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4

   фиг. 8