SU1305781A1 - Запоминающее устройство с исправлением ошибок - Google Patents

Abstract

Изобретение относитс  к вычислительной технике, в частности к за- поминаюпрм устройствам, выполненным из интегральных микросхем пам ти. Целью изобретени   вл етс  повышение точности контрол  устройства. Устройство содержит блок 1 пам ти, выполненный из конструктивных модулей 2 пам ти, например из интегральных gi-чэ микросхем пам ти, четыре формировател  12-15 сигналов четности, две группы формирователей 16 и 17 сигналов кода Бергера, два блока 18 и 19 сравнени , формирователь 20 сигналов кода Бергера, формирователь 21 сигналов ошибок, блок 22 анализа ошибок, мультиплексор 23 и блок 24 коррекции ошибок. В устройстве выполн етс  самоконтроль путем формировани  контрольного кода при записи и считывании информации с помощью форьшрова- телей сигналов четности и форм фова- телей сигналов кода Бергера и сравнение этих контрольных кодов в блоках сравнени  при считывании информации. Формирователь сигналов ошибок и блок анализа ошибок служат дл  определени  номера отказывающего модул  пам ти . В блоке коррекции оишбок выпатт- н етс  исправление групповых однонаправленных опгабок длино54 до семи разр дов в модуле пам ти. 7 ил. 25 с S СЛ iraii ОАЭ О ОТ « 00 П

Description

1. 130

Изобретение относитс  к вычислительной технике, в частности к запоминающим устройствам, выполненным из интегральных микросхем пам ти,

Целью изобретени   вл етс  повыше- ние точности контрол  устройства.

На фиг. 1 представлена ст руктурна  схема предлагаемого устройства/ на фиг. 2 и 3 - схемы соединени  информационных входов (или выходов) блока пам ти соответственно с первым (или вторым) формирователем сигналов четности и с формировател ми сигналов кода Бергера первой (второй) группы, на фиг. 4 - схема соединени  формирова- талей сигналов кода Бергера с третьим и четвертым формировател ми сигналов четностиJ на фиг. 5 - схема соединени  блоков сравнени  с формировател ми сигналов четности, на фиг. 6 - структурна  схема бло.ка коррекции ошибок, на фиг, 7 - структурна  схема формировател  сигналов ошибки и

.Лттока анализа ошибок.

Устройство (фиг. 1) содержит блок

Iпам ти, вьшолненный из конструктивных модулей 2, например интегральных микросхем пам ти, управл ющими 3 и 4, адресными 5, информационными- 6, и контрольными 7 и 8 входами, информа- ционньми 9. и контрольными 10 и

IIвыходами, формирователи 12-15 сигналов четности с первого по четвертый , перва  16 и втора  17 группы формирователей сигналов кода Бергера, первый 18 и второй 19 блоки сравнени , формирователь 20 сигналов кода Бергера, формирователь 21 сигналов ошибок, блок 22 анализа ошибок, муль- типлексбр 23 и блок 24 коррекции ошибок , а также информационные 25 и контрольные 26 выходы и вход 27 стробиро- вани  устройства, П ервьй 12 и второй

13 формирователи сигналов четности со держат каждый (фиг, 2) сумматоры 28- 34 по модулю два. На фиг. 3 обозначены формирователи () сигналов кода Бергера первой (второй) группы,

Третий 14 и четвертый 15 формирователи сигналов четности содержат каждый (фиг, 4) сзтматоры 35-37 по модулю два. Блок 18 сравнени  содержит (фиг, 5) элементы 38-44 неравнознач- ности. Блок 24 коррекции ошибок содержит (фиг. 6) сумматоры 45-93 по модулю два. Формирователь 21 сигналов ошибки содержит (фиг, 7) элемен12

ты И 94-114 и элементы ИЛИ 115 и 116, блок 22 анализа ошибок (фиг. 7) - элементы ИЛИ 117-124 и элемент И 125 Формирователи 16(17) сигналов кода Бергера имеют выходы 126-146 с первого по двадцать первый (фиг. 3 и 4),

Предлагаемое устройство работает следующим образом.

Устройство обеспечивает с помощью дес ти контрольных разр дов исправление групповых однонаправленных ошибок длиной до семи разр дов в слове длиной сорок дев ть разр дов или исправление ошибок длиной до шести разр дов в слове длиной дев носто разр дов .

В режиме записи информации на вход 3 лодают сигнал управлени  записью, например Лог. О. На входы 5 подают адрес  чейки, в которую необходимо (Записать число, поступающее по входу 6. На вход 4 подают сигнал обращени , например Лог. О, длительность которого должна dbn-b больше задержки в блоке 1 и других блоках устройства,

В формирователе 12 формируютс  зна чени  первой группы контрольных сиг- нало13, они записываютс  по входам 7, а в формировател х 16 и 14 формируетс  втора  группа контрольных сигна- . лов, которые записываютс  по входам-8

Кодирование по коду Бергера в простейшем случае заключаетс  в том, что в качестве контрольного кода (в трех разр дах) используетс  число, в двоичной форме указьшающее количество единиц в разр дах одного модул  2, состо щего, например, из семи ин- формационньк разр дов.

В режиме считывани  на вход 3 подают сигнал считывани , например Лог. На -входы 5 подают адрес  чейки, информаци  которой необходима , на вход 4 - сигнал обращени , например Лог, О, При необходимости после получени  сигналов исправл емой ошибки на выходах 26 может быть введено стробирование по входу 27.

Как и при кодировании, в формировател х 13, 15 и 17 происходит выработка значений контрольных сигналов двух групп, которые в блоках 18 и 19 сравниваютс  поразр дно со значени ми контрольных сигналов, считанных из блока 1 по выходам 10 и 11.

При этом возможны следующие ситуации .

На выходах блоков 18 и 19 нули, Это означает, что ошибки нет. В этом случае на выходе элемента ИЛИ 124 ло 0

что означает отсутствие ошибки, и информаци  с выходов 25 может быть использована.

На выходе одного из блоков 18 и 19 нули. Эта ситуаци  (в предложении пуассоновского потока отказов) означает отказ той группы контрольных разр дов блока 1, котора  имеет на своем выходе 10 или 11 единицы. В этом случае на выходе элемента ИЛИ 124 логическа  1, а на выходе элемента И 125 логический О, т.е. на выходах 26 имеетс  код 10. В этом случае информационные разр ды блока 1 не содержат ошибок.

20

йены соответственно с одними из контрольных входов блока пам ти и с одними из входов первого блока сравнени , другие входы которого подключены к одним из контрольных выходов блока пам ти, другие контрольные входы и выходы которого соединены соответственно с выходами -третьего формировател  сигналов четности и с одними из входов второго блока сравнени , другие входы которого подключены к выходам четвертого формировател  сигналов четности, выходы первого и второго блоков сравнени  соединены соответственно с одними из входом мультиплексора и с из входов формировател  сигналов ошибок, выходы которого подключень к входам блока анализа ошибок, одни из выходов которого соединены с другими входами мультиплексора , выходы которого подключены к одним из входов блока коррекции onni6oK, другие входы которого соединены с информационны ш выходами

На выходах блока 18 и блока 19 присутствуют единицы. Така  ситуаци  характеризуетс  как возникновение отказа в информационных разр дах блока 1 . В этом случае на выходах элементов ИЛИ 124 и И 125 единичные сиг-25 блока пам ти, а выходы  вл ютс  ин- налы, после по влени  которых может формационны  - выходами устройства, быть подан (если необходимо) сигнал на вход 27. В формирователе 21 и блоке 22 вьграбатываетс  номер отказавшей группы разр дов, т.е. модул  2. В 30 что, с целью повышени  точности конт- мультиплексоре 23 происходит подклю- рол  устройства, п пего введены груп чение отказавших разр дов с выходов 9 (их номера определ ет блок 18) к блоку 24, где происходит инвертироваконтрольными выходами которого  вл ютс  другие выходы блока анализа ошибок ,, отличающеес  тем,

пы форьшрователей сигналов кода Бергера и форм11ровател1 сигналов кода Бергера, входы и выходы которого сое-

ние значений сигналов соответствующих разр дов. После этого данные на выходе 25 могут быть использованы.

Claims (1)

1. Формула изобретени 

   40 подключены соответственно к информационным входам блока пам ти и к входам третьего формировател  сигналов четности, входы и выходы формирователей сигналов кода Бергера второй

   Запоминающее устройство с исправлением ошибок, содержащее формирова- тепь сигналов ошибок, формирователи сигналов четности, блоки сравнени , мультиплексор, блок коррекции ошибок,45 группы соединены соответственно с - блок анализа ошибок и блок пам ти,информационными выходами блока пам информационные входы и выходы которо- ти и с входами четвертого формирова™ го подключены соответственно к входам тел  сигналов четности, при этом уп- первого и второго формирователей сиг- . равл ющий вход мультиплексора  вп ет- налон- четности, выходы которых соеди-ЗО с  входом стробировани  устройства.

   5

   0

   йены соответственно с одними из контрольных входов блока пам ти и с одними из входов первого блока сравнени , другие входы которого подключены к одним из контрольных выходов блока пам ти, другие контрольные входы и выходы которого соединены соответственно с выходами -третьего формировател  сигналов четности и с одними из входов второго блока сравнени , другие входы которого подключены к выходам четвертого формировател  сигналов четности, выходы первого и второго блоков сравнени  соединены соответственно с одними из входом мультиплексора и с из входов формировател  сигналов ошибок, выходы которого подключень к входам блока анализа ошибок, одни из выходов которого соединены с другими входами мультиплексора , выходы которого подключены к одним из входов блока коррекции onni6oK, другие входы которого соединены с информационны ш выходами

   5 блока пам ти, а выходы  вл ютс  ин- формационны  - выходами устройства, 0 что, с целью повышени  точности конт- рол  устройства, п пего введены груп

   блока пам ти, а выходы  вл ютс  ин- формационны  - выходами устройства, что, с целью повышени  точности конт- рол  устройства, п пего введены груп

   контрольными выходами которого  вл ютс  другие выходы блока анализа ошибок ,, отличающеес  тем,

   блока пам ти, а выходы  вл ютс  ин- формационны  - выходами устройства, что, с целью повышени  точности конт- рол  устройства, п пего введены груп

   пы форьшрователей сигналов кода Бергера и форм11ровател1 сигналов кода Бергера, входы и выходы которого сое-

   динены соответс-твепно с выходами первого блока сравнг.ни  и с другими входами формировател  сигналов ошибок, причем входы и выходы формирователей сигналов кода Бергера первой группы

   подключены соответственно к информационным входам блока пам ти и к входам третьего формировател  сигналов четности, входы и выходы формирователей сигналов кода Бергера второй

   группы соединены соответственно с - информационными выходами блока пам в (.ад/,.,, J

   «ti чд

   От 16(17 J

   I ll

   IZS

   ;

   Ж

   Ж

   35

   ILN

   т

   т

   У К 20.23

   1Й

   (л/5;

   т.

   т

   ш

   126

   129

   Ш

   От Ю

   2

   б

   37

   Фиг.Ц

   7

   yK2ff

   4

   дд

   От 23

   Фиг.6

   Составитель Т.Зайцева Редактор И.Шулла Техред В.Кадар

   Заказ 1460/51Тираж 590Подписное

   ВНИИПИ Государственного комитета СССР

   по делам изобретений и открытий 113035, Москва,.Ж-35, Раушска  наб., д. 4/5

   :Производственно-полиграфическое предпри тие, г, Ужгород, ул. Проектна , 4

   Корректор С.Черни