SU1298831A1 - Pulse repetition frequency multiplier - Google Patents
Pulse repetition frequency multiplier Download PDFInfo
- Publication number
- SU1298831A1 SU1298831A1 SU853948929A SU3948929A SU1298831A1 SU 1298831 A1 SU1298831 A1 SU 1298831A1 SU 853948929 A SU853948929 A SU 853948929A SU 3948929 A SU3948929 A SU 3948929A SU 1298831 A1 SU1298831 A1 SU 1298831A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- inputs
- output
- register
- reversible counter
- Prior art date
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
Изобретение относитс к измерительной технике. Цель изобретени -- увеличение быстродействи . Устр-во содержит формирователь 1 импульсов. дхед эл-т задержки 2, реверсивный счетчик 3, цифровой сумматор 4, регистр 5 пам ти . ЦАП 6 и управл емый г-р 7, Короткие импульсы .с выхода формировател I поступают на вход записи регистра 5, на вход эл-та задержки 2, где задерживаютс на врем переписи информации из сумматора 4 в регистр.5, и на вход предварительной записи Н счетчика 3. Двоичный код управл ющего сигнала с выходов регистра 5 подаетс на разр дные входы ЦАП 6. На выходе ЦАП 6 получают управл ющее напр жение , от уровн которого линейно зависит частото сигнала на выходе г-ра 7. Цель достигаетс введением формировател 1, зл-та задержки 2, сумматора 4 и р егистра 5, 2 ил. с S /) dtjiwd Ю СО оо 00 соThis invention relates to a measurement technique. The purpose of the invention is to increase speed. The device contains shaper 1 pulses. dhed delay delay 2, reversible counter 3, digital adder 4, memory register 5. DAC 6 and controlled rr. 7, Short pulses. From the output of the imaging device I are fed to the input of the register 5, to the input of the delay unit 2, where they are delayed during the census of information from the adder 4 to the register.5, and to the input of the preliminary records H of the counter 3. The binary code of the control signal from the outputs of register 5 is applied to the bit inputs of the DAC 6. At the output of the DAC 6, a control voltage is obtained, the level of which determines the frequency of the signal at the output of g. 1, zl-ta delay 2, adder 4 and registra 5, 2 silt with S /) dtjiwd Yu SO oo 00 co
Description
Изобретение относитс к измерительной технике и может быть использовано дл измерени фазовых характеристик сигналов.The invention relates to a measurement technique and can be used to measure the phase characteristics of signals.
Цепь изобретени - увеличение быстродействи .The circuit of the invention is an increase in speed.
На фиг.1 представлена функциональна схема умножител частоты следовани импульсов; на фиг,2 - временные диаграммы,по сн ющие работу умножи- тел .Figure 1 shows a functional diagram of a pulse frequency multiplier; FIG. 2 shows timing diagrams explaining the operation of multipliers.
Умножитель частоты следовани импульсов содержит формирователь 1 импульсов , элемент 2 задержки, реверсивный счетчик 3, цифровой сумматор 4, регистр 5 пам ти, цифроаналоговый преобразователь 6, управл емый генератор 7,The pulse frequency multiplier contains a pulse former 1, a delay element 2, a reversible counter 3, a digital adder 4, a memory register 5, a digital-to-analog converter 6, a controlled oscillator 7,
Умножитель работает следующим образом ,The multiplier works as follows,
На вход формировател 1 поступает входной сигнал в виде периодической пос1ледовательности импульсов (фиг,2а По фронту входного сигнала формируютс короткие импульсы (фиг,26),длительность которых меньше полупериода максимальной частоты сигнала на выходе управл емого генератора 7 (фиг,2г). Частота сигнала на выходе управл емого генератора 7 линейно за висит от уровн управл ющего напр жени , полученного с выхода цифро- аналогового преобразовател 6, на разр дные входы которого подаетс двоичный код управл ющего сигнала с выходов регистра 5, Короткие импульсы с выхода формировател 1 поступают на вход записи регистра 5 и на вход элемента 2, где задерживаютс н врем переписи информации из цифрово го сумматора 4 в регистр 5, Вид сигнала на выходе элемента 2 показан на фиг.2в.The input signal of the imager 1 receives an input signal in the form of a periodic sequence of pulses (FIG. 2a) Short impulses (FIG. 26) are formed on the front of the input signal, the duration of which is shorter than the maximum frequency of the signal at the output of the controlled oscillator 7 (FIG. 2d). at the output of the controlled oscillator 7 linearly depends on the level of the control voltage obtained from the output of the digital-analog converter 6, to the bit inputs of which is fed the binary code of the control signal from the outputs of the register 5 The short pulses from the output of the imaging unit 1 are fed to the input of the register 5 and to the input of the element 2, where the time of the census of information from the digital adder 4 to the register 5 is delayed. The type of signal at the output of the element 2 is shown in figv.
Импульсы с выхода элемента 2 поступают на вход предварительной за- писи реверсивного счетчика 3, на входы предварительной установки которого подан двоичный код числа К (К - коэффициент умножени умножител частоты следовани импульсов). Если от- ношение частоты сигнала на выходе управл емого генератора 7 к частоте входного сигнала равно К, то на вход обратного счета реверсивного счетчика 31 (к моменту прихода очередного The pulses from the output of element 2 are fed to the input of the preliminary recording of the reversible counter 3, the preset inputs of which are supplied with the binary code of the K number (K is the multiplication factor of the pulse frequency multiplier). If the ratio of the frequency of the signal at the output of the controlled oscillator 7 to the frequency of the input signal is K, then the input of the reverse count of the reversible counter 31 (by the time of the arrival of the next
импульса на вход записи рег истра 5) поступит К импульсов и на первой группе входов цифрового сумматора А установитс О, В этом случае двоичный код управл ющего сигнала на выходе регистра 5 не измен етс . При изменении частоты входного сигнала двоичный код числа с выхо дов реверсивного счетчика 3, соответствующий количеству импульсов недосчета(в пр мом двоичном коде) или пересчета (в дополнительном двоичном коде) до вели- чины коэффициента умножени К, поступает на первую группу входов цифрового сумматора 4, что приводит к изменению двоичного кода управл ющего сигнала на выходе регистра 5 на величину рассогласовани и к пропорциональному изменению частоты сигнала на выходе управл емого генератора 7,the pulse to the recording of the register of the 5) will go to the pulses and 0 will be set to the first group of inputs of the digital adder. In this case, the binary code of the control signal at the output of the register 5 does not change. When the input signal frequency changes, the binary code of the number from the outputs of the reversible counter 3, corresponding to the number of under count pulses (in the forward binary code) or recalculation (in the additional binary code) to the magnitude of the multiplication factor K, goes to the first group of inputs of the digital adder 4 , which leads to a change in the binary code of the control signal at the output of the register 5 by the error value and to a proportional change in the frequency of the signal at the output of the controlled oscillator 7,
Формула Изобретени Formula of Invention
Умножитель частоты следовани импульсов , содержащий реверсивный счетчик , последовательно соединенные цифроаналоговый преобразователь и управл емый генератор, выход которого соединен с входом обратного счета реверсивного счетчика, отличающийс тем, что, с целью увеличени быстродействи , введены последовательно соединенные цифровой сум- ,матор и регистр пам ти, последовательно соединенные формирователь импульсов и элемент задержки, выход которого соединен с входом предварительной записи реверсивного счетчика , разр дные выходы реверсивного счетчика соединены с соответствующими входами первой группы входов цифрового сумматора, входы второй группы входов которого объединены с соответствующими разр дными входами цифроаналогового преобразовател и подключены к соответствующим разр дным выходам регистра пам ти, вход записи которого Соединен с выходом формировател импульсов, входы предварительной установки реверсивного счетчика вл ютс входами установки коэффициента умножени , а вход формировател импульсов вл етс сигнальным входом умножител частоты следовани импульсов.A pulse frequency multiplier containing a reversible counter, serially connected digital-to-analog converter and a controlled oscillator, the output of which is connected to the reverse count input of a reversible counter, characterized in that, in order to increase speed, serially connected digital sum, mater and memory register are entered , series-connected pulse shaper and delay element, the output of which is connected to the pre-recording input of a reversible counter, bit outputs Reversible counter dyes are connected to the corresponding inputs of the first group of inputs of a digital adder, the inputs of the second group of inputs of which are combined with the corresponding bit inputs of the D / A converter and connected to the corresponding bit outputs of the memory register, the recording input of which is connected to the output of the pulse shaper, the inputs of the reverse setting the counters are the inputs of the multiplication factor setting, and the pulse driver input is the signal input of the multiplier Stages following the pulses.
6 в6 in
иand
Лиитшшллллллшь Liitshllllas
Фиг.2.2.
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853948929A SU1298831A1 (en) | 1985-07-17 | 1985-07-17 | Pulse repetition frequency multiplier |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853948929A SU1298831A1 (en) | 1985-07-17 | 1985-07-17 | Pulse repetition frequency multiplier |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1298831A1 true SU1298831A1 (en) | 1987-03-23 |
Family
ID=21195806
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853948929A SU1298831A1 (en) | 1985-07-17 | 1985-07-17 | Pulse repetition frequency multiplier |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1298831A1 (en) |
-
1985
- 1985-07-17 SU SU853948929A patent/SU1298831A1/en active
Non-Patent Citations (1)
Title |
---|
Авторское свидетельство СССР 822313, кл. Н 03 В 19/00, 1981. Авторское свидетельство СССР № 552665, кл. Н 03 В 19/00, 23.07.75. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4233591A (en) | Digital-to-analog converter of the pulse width modulation type | |
SU1298831A1 (en) | Pulse repetition frequency multiplier | |
US4389637A (en) | Digital to analog converter | |
EP0066265B1 (en) | D-a converter | |
SU1115048A1 (en) | Frequency multiplier | |
SU1693713A1 (en) | Digital phase discriminator | |
SU425358A1 (en) | RECORDING DEVICE | |
SU1367153A1 (en) | Frequency divider with fractional countdown ratio | |
SU752797A1 (en) | Programmable code to time interval converter | |
SU1596445A1 (en) | Digital multiplier of recurrence rate of periodic pulses | |
SU875341A1 (en) | Digital linear interpolator | |
SU799146A1 (en) | Digital frequency multiplier | |
SU451989A1 (en) | Digital function generator | |
SU368618A1 (en) | FUNCTIONAL CONVERTER TYPE "ADULTING AND ADULTING" | |
SU1285467A1 (en) | Digital frequency multiplier | |
SU1620956A1 (en) | Digital phase shifter | |
SU1034146A1 (en) | Digital pulse repetition frequency multiplier | |
SU370701A1 (en) | ALL-UNION | |
SU1411680A1 (en) | Speed digital meter | |
SU1088113A1 (en) | Phase-shift-to-time interval converter | |
SU1314435A1 (en) | Digital frequency multiplier | |
SU1518867A1 (en) | Device for shaping fm-signals | |
SU1305677A1 (en) | Multiplying-dividing device | |
SU849468A1 (en) | Scaling device | |
SU1179332A1 (en) | Random pulse flow generator |