SU1297031A1 - Generator of balanced codes - Google Patents

Generator of balanced codes Download PDF

Info

Publication number
SU1297031A1
SU1297031A1 SU853846093A SU3846093A SU1297031A1 SU 1297031 A1 SU1297031 A1 SU 1297031A1 SU 853846093 A SU853846093 A SU 853846093A SU 3846093 A SU3846093 A SU 3846093A SU 1297031 A1 SU1297031 A1 SU 1297031A1
Authority
SU
USSR - Soviet Union
Prior art keywords
inputs
input
elements
outputs
bit
Prior art date
Application number
SU853846093A
Other languages
Russian (ru)
Inventor
Олег Николаевич Музыченко
Original Assignee
Войсковая часть 31303
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Войсковая часть 31303 filed Critical Войсковая часть 31303
Priority to SU853846093A priority Critical patent/SU1297031A1/en
Application granted granted Critical
Publication of SU1297031A1 publication Critical patent/SU1297031A1/en

Links

Landscapes

  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

Изобретение относитс  к автоматике и вычислительной технике. Его использование в устройствах передачи и переработки информации и контрол  Ьщфровой аппаратуры позвол ет повысить удобство эксплуатации. Формирователь равновесных кодов содержит генератор 1 тактовых импульсов, п- разр дный регистр 3 сдвига и блок 4 управлени  переносом. Введение блока 2 распределени  тактовых импульсов и блока 5 формировани  сигналов управлени  обеспечивает получение упор доченных в пор дке убывани  значений равновесного кода К из п, 2 з.п. ф-лы, 2 ил. (Л 0)иг.1This invention relates to automation and computing. Its use in devices for the transmission and processing of information and control of digital equipment allows us to improve the usability. The equilibrium code generator contains a clock pulse generator 1, an n-bit shift register 3 and a transfer control unit 4. The introduction of the clock distribution unit 2 and the control signal generation unit 5 provides for the ordering values of the equilibrium code K of n, 2 Cp, ordered in decreasing order. f-ly, 2 ill. (L 0) Ig.1

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано в устройствах передачи и переработки информации и контрол  цифровой аппаратуры.The invention relates to automation and computing and can be used in devices for transmitting and processing information and controlling digital equipment.

Цель изобретени  - повьппение удобства эксплуатации формировател .The purpose of the invention is to improve the usability of the former.

На фиг.1 приведена функциональна  схема формировател ; на фиг.2 - принципиальна  схема разр да п-разр дного регистра сдвига.Figure 1 shows the functional diagram of the shaper; Fig. 2 is a schematic diagram of the discharge of an n-bit shift register.

Формирователь равновесных кодов содержит генератор 1 тактовых импульсов , блок 2 распределени  тактовых импульсов, п-разр дный регистр 3 сдвига, блок 4 управлени  переносом и блок 5 формировани  сигналов управлени . Каждый разр д п разр дного регистра 3 сдвига (фиг.2) выполнен на триггерах 6 и 7 и элементах И-НЕ 8-11.The equilibrium code generator comprises a clock pulse generator 1, a clock distribution unit 2, an n-bit shift register 3, a transfer control unit 4, and a control signal generating unit 5. Each bit p of the bit of the shift register 3 (Fig. 2) is executed on the flip-flops 6 and 7 and AND-NE elements 8-11.

Блок 2 распределени  тактовых импульсов служит дл  поочередной подачи тактовых импульсов на соответствующий тактовый вход регистра 3 и может быть вьтолнен на п-К элементах И 12 и К-2 элементах И-ИЛИ 13, где К - вес формируемого кода.The clock distribution unit 2 serves to alternately supply clock pulses to the corresponding clock input of register 3 and can be executed on AND-12 and K-2 elements AND-OR 13, where K is the weight of the generated code.

Блок 4 управлени  переносом включает в себ  п-2 элементов ИЛИ-НЕ 14 и К групп по п-К элементов И-НЕ 15, Последние входы элементов Й-НЕ 15 всех групп, кроме последней, - импульсные .The transfer control unit 4 includes p-2 elements OR-NOT 14 and K groups of p-K elements AND-NOT 15, The last inputs of the elements X-NOT 15 of all the groups except the last are pulsed.

Блок 5 формировани  сигналов управлени  может быть выполнен на К-1 элементах И 16, К-3 элементах ИЛИ-НЕ 17 и элементе НЕ 18.The control signal generating unit 5 may be executed on the K-1 elements AND 16, the K-3 elements OR-NOT 17 and the element NOT 18.

Работа формировател  равновесного кода К из п происходит следующим образом.The work of the former of the equilibrium code K of n occurs as follows.

В исходном состо нии разр ды 3-1 - 3-К регистра 3 наход тс  в единичном состо нии, остальные разр ды 3 - К+1 3-п - в нулевом состо нии.In the initial state, bits 3-1 to 3-K of register 3 are in the unit state, the remaining bits 3 - K + 1 3-n are in the zero state.

При этом единичные потенциалы имеютс  на выходах Q и Q разр дов 3-1 - 3-К и на выходах Q и Q разр дов 3-(К+1) - 3-п. По мере поступлени  тактовых импульсов от генератора 1 они проход т через блок 2 распределени  тактовых импульсов только на входы разр дов 3-п - З-Р , где Р, - номер крайнего правого разр да,At the same time, single potentials are present at the outputs Q and Q of bits 3-1 to 3-K and at the outputs Q and Q of bits 3- (K + 1) -3-n. As the clock pulses from the generator 1 arrive, they pass through the block 2 of the distribution of clock pulses only to the inputs of the bits 3-p - 3-P, where P is the number of the right-most bit,

который находитс  в единичном состо which is in a single state

НИИ. При этом каждый раз крайн   права  единица перемещаетс  на 1 разр д вправо. Когда в единичном состо нии оказываетс  разр д 3-п, блок 2 проSRI. In this case, each time the extreme right unit moves 1 bit to the right. When in a single state the discharge is 3-n, block 2 of the

5five

00

5five

00

(пускает очередной тактовый импульс на входы разр дов 3-п - -Р j где Р - номер крайнего правого из оставшихс  (не счита  разр да 3-п) разр да , который находитс  в единичном состо нии. При этом разр ды 3-п и 3-Pj обнул ютс , а в единичное состо--  н,ие переходит разр д 3-(Р, +1). Одновременно на соответствующем выходе блока 5 формируетс  сигнал переноса, который через блок 4 поступает на вход S разр да 3-(Р2+2), устанавлива  его в единичное состо ние в момент окончани  сигнала на выходе блока 5 (по окончании тактового импульса ) ..(Allows the next clock pulse to the inputs of bits 3-n - -P j where P is the number of the rightmost of the remaining (not counting 3-n bits) bits, which is in a single state. At the same time, bits 3-n and 3-Pj are zeroed, and the unit is 3- (P, +1). At the same time, a transfer signal is generated at the corresponding output of block 5, which through block 4 is fed to input S of bit 3- (P2 + 2), set it to one at the moment of termination of the signal at the output of block 5 (at the end of the clock pulse) ..

Далее по мере поступлени  тактовых импульсов оп ть производитс  сдвиг вправо крайней правой единицы.Further, as the clock pulses arrive, the rightmost unit is shifted right again.

Когда на некотором такте работы формировател  в единичном состо нии оказьшаютс  t крайних правых разр дов 3-п - 3-(n-t+1) регистра 3, а разр д 3-(n-t) - в нулевом состо нии, то при поступлении очередного тактового импульса на t-м выходе блока 5 по вл етс  импульс, поступающий через блок 2 тактовых импульсов на входы разр дов 3-п - З-PI регистра 3, где, Р, - номер крайнего правого разр даWhen the t extreme right bits of the 3-n - 3- (n-t + 1) register 3, and the bit 3- (nt) are in the zero state, are in a single state of operation of the mapper in a single state, and the discharge level 3- (nt) is in the zero state. a clock pulse at the t-th output of block 5, a pulse arrives, coming through the block 2 of clock pulses at the inputs of bits 3-p - 3-PI of the register 3, where, P, is the number of the right-most bit

ee

00

регистра 3, в который записана единица (не счита  разр дов З-п - 3-(n-t+1) . При этом разр ды 3-Pt иЗ-() устанавливаютс  в нулевое состо ние, а 5 разр ды 3-() - в единичное. Одновременно сигнал с блока 5 проходит на входы сброса разр дов 3-п - 3- -(n-t+2) регистра 3, устанавлива  их в нулевое состо ние.register 3, in which the unit is written (not counting Gn-3- (n-t + 1) bits. In this case, the 3-Pt and G- () bits are set to the zero state, and 5-bit 3- ( ) - to unity. At the same time, the signal from block 5 passes to the reset inputs of bits 3-n - 3- - (n-t + 2) of register 3, setting them to the zero state.

Кроме того, указанный сигнал через блок 4 поступает на установочные входы S разр дов 3-(Р+2) - 3- -(Р +t+1) регистра 3, устанавлива  их в единичное состо ние (в момент окончани  сигнала на t-м выходе бло- ка 5) .In addition, the signal through block 4 is fed to the setup inputs S of bits 3- (P + 2) - 3-- (P + t + 1) of register 3, set them to one state (at the time of the end of the signal to t- m output of block 5).

Таким образом, на выходах Q разр дов регистра 3 сдвига последовательно по вл ютс  слова кода К из п от 1.,10..0 до 0..01..1.Thus, at the outputs Q of the bits of the shift register 3, the K code words from n from 1., 10..0 to 0..01..1 appear successively.

При по влении единичных потенциалов на выходах последних К разр дов регистра 3 работа устройства прекращаетс .When the appearance of unit potentials at the outputs of the last K bits of the register 3, the operation of the device is terminated.

Таким образом, формирователь обеспечивает сформирование равновесного кода К из п, упор доченного в пор дке убывани  двоичных кодов.Thus, the shaper provides for the formation of an equilibrium code K from n, ordered in decreasing order of binary codes.

5five

00

Claims (3)

1. Формирователь равновесных кодов , содержащий п-разр дный регистр сдвига, генер-атор тактовых импульсов и блок управлени  переносом, отличающийс  тем, что, с целью1. An equilibrium code generator comprising an n-bit shift register, a clock-pulse generator-generator and a transfer control unit, characterized in that 2. Формирователь по п.1, о т л и чающийс  тем, что каждый разр д п-разр дного регистра сдвига включает в себ  два-триггера и четы ре элемента И-НЕ, выход первого эле мента И-НЕ соединен с первым входом установки в единицу первого триггеповьшени  удобства эксплуатации формировател , в него введены блок формировани  сигналов управлени  и блок О ра и первым входом второго элемента распределени  тактовых импульсов, вы- И-НЕ, выход которого подключен к2. The former according to claim 1, of which is that each bit of the n-bit shift register includes two flip-flops and four AND-NOT elements, the output of the first AND-NOT element is connected to the first input installation in the unit of the first triggered convenience of operation of the shaper, a control signal generation unit and an Ora block and the first input of the second clock distribution element, you-AND-NOT, whose output is connected to ходы которого соединены с тактовыми входами соответствующих разр дов п- разр дного регистра сдвига, первый пр мой выход каждого из которых  вл  - етс  соответствующим выходом формировател  и подключен, кроме последнего,к первому информационному входу следующего разр да, первые пр мые выходы последних К разр дов п-разр дного 20 регистра сдвига, где К - вес формируемого кода, соединены с первыми входами блока формировани  сигналов управлени , первые инверсные выходыthe strokes of which are connected to the clock inputs of the corresponding bits of the n-bit shift register, the first direct output of each of which is the corresponding output of the shaper and connected, except the last, to the first information input of the next bit, the first direct outputs of the last K bit The p-bit 20 shift register, where K is the weight of the generated code, is connected to the first inputs of the control signal generating unit, the first inverse outputs входу установки в нуль первого триггера , инверсный и пр мой выходы которого соединены с разрешающими 15 входами соответственно третьего и четвертого элементов И-НЕ, выходы которых подключены к входам установки соответственно в единицу и в нуль второго триггера, первый вход первого элемента И-НЕ  вл етс  входом установки в нуль разр да, вторые входы первого и второго и запрещающие входы третьего и четвертого элементов И-НЕ объединены и  вл ютс the input of the first zero trigger setting, the inverse and direct outputs of which are connected to the enabling 15 inputs of the third and fourth AND-NOT elements, respectively, the outputs of which are connected to the installation inputs of the second trigger, respectively, and the zero, the first input of the first AND-NE element the input of the zero setting of the bit, the second inputs of the first and second and the inhibiting inputs of the third and fourth elements AND-NOT are combined and are разр дов п-раэр дного регистра сдвига тактовым входом разр да, третий и с второго по (п-1)-й подключены к четвертый входы первого элементаbits n-paerah shift register clock input bit, the third and second to (n-1) -th connected to the fourth inputs of the first element И-НЕ  вл ютс  соответственно первым и вторым информационными входамиNANDs are respectively the first and second information inputs. разр да, второй вход установки вbit, second setup input in первым входам блока распределени the first inputs of the distribution unit тактовых импульсов, второй инверсныйclock pulses, second inverse выход каждого разр да п-разр дногоoutput of each bit is n-bit регистра сдвига, кроме первого, сое- - единицу первого триггера  вл етс the shift register, except for the first one, coy- - the unit of the first trigger is динен с вторым информационным входом входом установки в единицу разр да,dinene with the second information input unit input unit, инверсный и пр мой выходы второго триггера  вл ютс  первыми соответстпредыдущего разр да, вторые пр мые выходы разр дов п-разр дного регистра сдвига с второго по (п-1)-й подключены к входам первой группы блока 35 разр да, пр мой и инверсный выходы управлени  переносом соответственно первого триггера  вл ютс  вторыми с первого по (п-2)-й, вторые инверсные выходы разр дов п-разр дного регистра сдвига с (К-1)-го по п-й соевенно пр мым и инверсным выходамиthe inverse and direct outputs of the second trigger are the first corresponding to the previous bit, the second direct outputs of the bits of the n-bit shift register from the second to (n-1) th are connected to the inputs of the first group of the 35-bit, direct and inverse the transfer control outputs, respectively, of the first trigger are the second from the first to (p-2) -th, second inverse outputs of the bits of the n-bit shift register from (K-1) -th to the n-th so-called forward and inverse outputs соответственно пр мым и инверсным выходами разр да,direct and inverse discharge outputs respectively, 3. Формирователь поп.1, отл и-3. Shaper pop.1, excl- динены с входами второй группы блока чающийс  тем, что блок управлени  переносом выполнен на п-2 элементах ИЛИ-НЕ и К группах по п-К элементов И, выход i-ro элемента И j-й группы, 1еГ1,п-К, ,K-1,Dineny with the inputs of the second group of the block - the fact that the transfer control unit is made on p-2 elements OR-NOT and K groups on p-K elements I, output of i-ro element I of j-th group, 1еГ1, p-К,, K-1, управлени  переносом соответственно с первого по (п-К+1)-й, выходы блока управлени  переносом с первого по (п-2)-й подключены к входам установки в единицу разр дов п-разр дного регистра сдвига соответственно с третьего по п-й, выход генератора так- товьрс импульсов подключен к вторым входам блока распределени  тактовых импульсов и блока формировани  сигналов управлени , первые выходы которого подключены к входам установки в нуль разр дов п-разр дного регистра сдвига с (п-К+3)-го по п-й.transfer control, respectively, from the first to (nK + 1) -th, the outputs of the transfer control unit from the first to (n-2) -th are connected to the inputs of the unit in the unit of bits of the n-bit shift register, respectively, from the third to n- The output of the clock pulse generator is connected to the second inputs of the clock distribution unit and the control signal generation unit, the first outputs of which are connected to the inputs of setting the zero bits of the n-bit shift register from (nK + 3) to nth равлени  переносом выполнен на п-2 элементах ИЛИ-НЕ и К группах по п-К элементов И, выход i-ro элемента И j-й группы, 1еГ1,п-К, ,K-1,The transfer is carried out on p-2 elements OR-NOT and K by groups of p-K elements I, the output of the i-ro element I of the j-th group, 1еГ1, p-К,, K-1, 45 подключен к j-м входам элементов ИЛИ-НЕ с i-ro по (i+K-j)-A, выход .i-ro элемента И К-й группы подключен к первому входу (i-l)-ro элемента И этой группы и первому входу (i-j+45 is connected to the j-th input of the elements OR-NOT from i-ro to (i + Kj) -A, the output of the .i-ro element AND of the K-th group is connected to the first input (il) -ro of the AND element of this group and the first input (i-j + 50 +К-1)-го элемента И j-й группы, кроме первой, первые входы (п-К)-х элементов И (К-1)-й и К-й групп объеди нены, первый вход i-ro элемента И первой группы объединен с вторым50 + К-1) -th element of the j-th group, except for the first one, the first inputs of (i-k) -th elements of the i (k-1) -th and k-th groups are combined, the first input of the i-ro element And the first group is combined with the second вторые выходы блока формировани  сиг- входом (i-j+1)-ro элемента И j-йthe second outputs of the signal-shaping unit (i-j + 1) -ro of the element And the j-th налов управлени  соединены ссоответ- группы, кроме первой, и  вл етс The control board is connected to a co-response group other than the first, and is ствующими третьими входами блокаi-м первым входом блока, вторые вхсby the third block inputs of the first block input, the second in распределени  тактовых импульсов иды элементов И К-й группы и первыйdistribution of clock pulses of the Ids of elements of the I-th group and the first входами третьей группы блока .управлени  переносом.the inputs of the third group of the transfer control unit. 2. Формирователь по п.1, о т л и- чающийс  тем, что каждый разр д п-разр дного регистра сдвига включает в себ  два-триггера и четыре элемента И-НЕ, выход первого элемента И-НЕ соединен с первым входом установки в единицу первого триггера и первым входом второго элемента И-НЕ, выход которого подключен к2. The former according to claim 1, wherein each bit of the n-bit shift register includes two flip-flops and four NAND elements, the output of the first NAND element is connected to the first input of the installation into the unit of the first trigger and the first input of the second NAND element, the output of which is connected to входу установки в нуль первого триггера , инверсный и пр мой выходы которого соединены с разрешающими входами соответственно третьего и четвертого элементов И-НЕ, выходы которых подключены к входам установки соответственно в единицу и в нуль второго триггера, первый вход первого элемента И-НЕ  вл етс  входом установки в нуль разр да, вторые входы первого и второго и запрещающие входы третьего и четвертого элементов И-НЕ объединены и  вл ютс the input of the first trigger to zero, the inverse and direct outputs of which are connected to the enabling inputs of the third and fourth AND-NOT elements, respectively, whose outputs are connected to the installation inputs of the second trigger, and the zero of the second trigger, respectively; the input of the zero setting of the bit, the second inputs of the first and second and the inhibiting inputs of the third and fourth elements AND-NOT are combined and are разр да, второй вход установки вbit, second setup input in разр да, пр мой и инверсный выходы первого триггера  вл ютс  вторыми discharge, direct and inverse outputs of the first trigger are the second венно пр мым и инверсным выходамиdirect and inverse outputs разр да, пр мой и инверсный выходы первого триггера  вл ютс  вторыми discharge, direct and inverse outputs of the first trigger are the second соответственно пр мым и инверсным выходами разр да,direct and inverse discharge outputs respectively, 3. Формирователь поп.1, отл и-3. Shaper pop.1, excl- чающийс  тем, что блок управлени  переносом выполнен на п-2 элементах ИЛИ-НЕ и К группах по п-К элементов И, выход i-ro элемента И j-й группы, 1еГ1,п-К, ,K-1,that the transfer control unit is made on p-2 of the elements OR-NOT and K by groups of p-K elements I, the output of the i-ro element I of the j-th group, 1еГ1, p-K,, K-1, подключен к j-м входам элементов ИЛИ-НЕ с i-ro по (i+K-j)-A, выход .i-ro элемента И К-й группы подключен к первому входу (i-l)-ro элемента И этой группы и первому входу (i-j+connected to the jth inputs of the elements OR NOT from i-ro to (i + Kj) -A, the output of the .i-ro element AND of the K-th group is connected to the first input (il) -ro of the AND element of this group and the first input (i-j + +К-1)-го элемента И j-й группы, кроме первой, первые входы (п-К)-х элементов И (К-1)-й и К-й групп объеди нены, первый вход i-ro элемента И первой группы объединен с вторым+ K-1) -th element And the j-th group, except for the first, the first inputs (n-K) -th elements And (K-1) -th and K-th groups are combined, the first input of the i-ro element And the first group is combined with the second вход (п-К)-го элемента И этой группы  вл ютс  вторыми входами блока соответственно с первого по (п-К+1)-й вторые входы элементов И первой группы и третьи входы элементов И j-йthe input of (p - K) -th element AND of this group are the second inputs of the block, respectively, from the first to (p - K + 1) -th second inputs of the AND elements of the first group and the third inputs of the elements And the j-th группы, кроме первой, соответственно объединены и  вл ютс  третьими входами блока ,, выходы элементов ИЛИ-НЕ  вл ютс  выходами блока .the groups, except the first, are respectively combined and are the third inputs of the block, the outputs of the elements OR are NOT the outputs of the block. Редактор И.КасардаEditor I. Casard Составитель О.РовинскийCompiled by O.Rovinsky Техред М.Ходанич Корректор И. My скаTehred M. Khodanich Proofreader I. My ska Заказ 781/51Тираж 673, ПодписноеOrder 781/51 Circulation 673, Subscription ВНИИПИ Государственного комитета СССРVNIIPI USSR State Committee по делам иэобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5on inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab. 4/5 .Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна ,4. Production and printing company, Uzhgorod, Projecto st., 4 Фиг. 2FIG. 2
SU853846093A 1985-01-23 1985-01-23 Generator of balanced codes SU1297031A1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU853846093A SU1297031A1 (en) 1985-01-23 1985-01-23 Generator of balanced codes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU853846093A SU1297031A1 (en) 1985-01-23 1985-01-23 Generator of balanced codes

Publications (1)

Publication Number Publication Date
SU1297031A1 true SU1297031A1 (en) 1987-03-15

Family

ID=21159418

Family Applications (1)

Application Number Title Priority Date Filing Date
SU853846093A SU1297031A1 (en) 1985-01-23 1985-01-23 Generator of balanced codes

Country Status (1)

Country Link
SU (1) SU1297031A1 (en)

Similar Documents

Publication Publication Date Title
AU3485989A (en) Dynamic feedback arrangement scrambling technique keystream generator
US3051929A (en) Digital data converter
SU1297031A1 (en) Generator of balanced codes
EP0297581A3 (en) Pseudo-noise sequence generator
SU903864A1 (en) Device for determining the minimum from n numbers
SU851394A1 (en) Converter of binary to binary decimal code
SU1494015A1 (en) Device for exhaustive search of combinations
SU577670A2 (en) Voltage-to-binary number converter
SU1606973A1 (en) Device for sorting numbers
SU752764A1 (en) Pulse train generator
SU1173402A1 (en) Number generator
SU928342A1 (en) Device for sorting numbers
SU1236484A1 (en) Device for determining number of ones in binary number
SU1218379A1 (en) Device for selecting extremum number of n,m-bit binary numbers
SU543940A1 (en) Device for register code correction
SU1300647A1 (en) Device for detecting errors of balanced code
SU805302A1 (en) Combinatorial device
SU1238070A1 (en) Frequency multiplier
SU1339900A1 (en) Device for checking uniformly weighted code
SU1365076A1 (en) Number-sorting device
SU1117631A1 (en) Device for sorting numbers
SU763889A1 (en) Device for selecting maximum of n numbers
SU705689A1 (en) Counter
SU1357960A1 (en) Device for checking quantity of units of binary code by modulus k
SU842787A1 (en) Device for scanning combinatorial samples