SU1290522A1 - Устройство дл контрол интегральных схем - Google Patents

Abstract

Изобретение относитс  к контрольно-измерительной технике. Изобретение позвол ет повысить надеж- нос ть контрол  интегральных схем путем уменьшени  перегрузок отрицательным напр жением. Это достигаетс  тем, что за счет введени  фазо- корректирую1цих блоков, блока аналоговой пам ти существенно уменьшаютс  выбросы отрицательного напр жени  на выходах программируемых источников . 3 3. п. ф-лы, 6 ил.

Description

Изобретение относитс  к контрольно-измерительной технике.

Цель изобретени  - повьшение на- дежности контрол  интегральных схем путем уменьшени  их перегрузок от- рицательным напр жением.

На фиг. 1 приведена функциональна  схема устройства; на фиг. 2 - функциональна  схема первого фазо- корректирующего блока, на фиг. 3 - функциональна  схема второго фазо- корректирующего блока5 на фиг. 4 - функциональна  схема блока аналоговой пам ти; на фиг. 5 - функциональна  схема блока анализа годности , на фиг. 6 - временные диаграммы работы устройства.

Устройство содержит программируе мьш источник 1 напр жени  режима, вьшолненный на делителе напр жени  на резисторах 2 и 3, усилителе 4 и усилителе 5 мощности, выход источника 1 соединен с клеммой 6 дл  подключени  первого входа контролируемой интегральной схемы 7, программи руемый источник 8 испытательного напр жени , выполненный на делителе .напр жени  на резисторах 9 и 10, усилителе 11, усилителе 12 мощности , датчике 13 тока и пов- торителе 14 напр жени , выход источника 8 соединен с шиной 15 дп  подключени  второго входа интегральной схемы 7, источник 16 опорного напр жени , подключенный через ключ 17 и |18 к первым входам источников 1 и 8 соответственно, инвертор 19, включенный между выходами повторител  14 и первым входом сумматора 20, второй вход которого соединен с выходом усилител  мощности 12, а выход - с входом блока 21 анализа годности и информационным входом блока 22 аналоговой пам ти. Первые управл ющие входы фазокорректируюпщх блоков 23 и 24 соединены с выходом элемента НЕ 25, вторые управл ющие входы - с выходом блока 22, а информационные входы - соответственно с выходом усилител  и шиной 15, уп- равл ющие входы ключей 17 и 18 и вход элемента НЕ 25, управл ющие входы блока 21 анализа и блока 22 подключены соответственно к входным шинам 26-28.

Блок 23 (фиг. 2) образуют делител напр жени  на резисторах 29 и 30, накопительный элемент на конденсатс

0 ) 5

0

5

ре 31, ключ на транзисторе 32, усилитель 33 и ключ 34.

Блок 24 (фиг. 3) состоит из делител  напр жени  на резисторах 35 и 36, накопительного элемента на конденсаторе 37, ключа на транзисторе 38, усилител  39 и ключа 40.

Блок 22 (фиг. 4) содержит повторители напр жени  41 и 42, ключ на транзисторе 43, накопительный элемент на конденсаторе. 44. Блок 21 (фиг. 5) состоит из аналого-цифрового преобразовател  (.АЦП) 45 и цифрового компаратора 46, причем на пер-- вые входы компаратора подаетс  код с выхода АЦП, а на вторые - код, соответствующий граничному значению измер емого тока.

На временной диаграмме (фиг. 6) обозначено , U U, - напр жени  на входах 26, 27 и 28 устройства , напр жение на выходе элемента HEJ Uj - напр жение на выходе усилител  мощности 5j U,,., . и Ц - напр жение на выходах усилител  мощности 12 и датчика 13.

Устройство работает следую1цим образом.

Проконтролируем величину тока короткого замыкани  I. интегральной схемы с заданием напр жени  О В на испытуемом выводе. Ток 1„, должен

J

лежать в определенных пределах. Исход  из этого устанавливают (программируют ) величины резисторов 2 и 3 в программируемом источнике 1 и резисторов 9 и 10 датчика 13 тока в программируемом источнике 8, включают источник 16 и подключают соответствующие выводы интегральной схемы 7 к шинам 6 и 15, одновременно подают команду по входу 26 включени  ключей 17 и 18. Команда по входу 26, проинв ртированна  элементом НЕ 25, . отключает фазокорректирующие блоки 23 и 24 Гзапирает ключи 39 и 40), исключа  их из цепей обратной св зи усилител  4 и источника 8. В -момент времени t напр жени  U,, начинает расти, в результате чего начинает расти ток Ij. Напр жение Ц начинает расти до момента времени t, затем программируемый источник 8 начинает отрабатывать указанное напр жение в сторону уменьшени  его до О В со скоростью, определ емой его дина- ческой характеристикой (на процесс установлени  напр жени  U фазокорректирующие блоки 23 и 24 вли ни  не оказывают, так как в исходном состо нии ключи 34 и 40 закрыты и ТОК не провод т). Таким образом за врем  t -t установлени  напр жени  и имеетс  измен ющеес  положительное напр жение (положительный выброс напр жени ), которое разрушающего действи  на контролируемую интегральную схему 7 не оказывает. При этом амплитуда и длительность выброса пр мо пропорциональны разности скоростей установлени  переходных процессов в программируемых источниках 1 и 8.

По окончании переходных процессов в программируемых источниках 1 и 8 в момент времени t. в точках А и В, устанавливаютс  напр жени  U,3 0 В,- и, -1, R, соответственно . Падение напр жени  на датчике 13 выдел етс  сумматором 20, представл ющим собой масштабный усилитель с двум  входами с коэф- фицинтом усилител  К на один из входов подаетс  напр жение непосредственно от датчика 13, а на другой - напр жение U датчика 13 через инвертор 19. Выходное напр жение Ugj, К, 1| R сумматора 20, пропорциональное измер емому току I интегральной схемы 7, пода.етс  на первые входы блоков 21 и 22.Далее по напр жению UIY на 27 в блоке 21 происходит сравнение величины тока 1ц с граничным значением и формирование признака годности контроли- руемой интегральной схемы.

Одновременно по входу 28 происходит запись уровн  выходного сигнала сумматора 20 в блок 22, который обеспечивает запоминание напр жени , пропорционального измер емому току 1 на врем  переходных процессов в источниках 1 и 8. Это напр жение поступает на вторые управл ющие входы фазокорректирующих блоков 23 и 24. В зависимости от величины управл ющего напр жени  мен етс  величина посто нной времени передаточной характеристики так, что фаза сигнала на выходе блока 23 отстает относительно фазы сигнала на его входе на величину - tf (величина фазового сдвига), а фаза сигнала на выходе фазокорректирующего блока 24 опережает фазу сигнала на входе на величину результате фазокорректирующий блок 23 автоматически настраиваетс  на режим задержки фазы выходного

сигнала на величину

а блок

24 - на режим опережени  фазы на величину Ц .

В момент времени t , когда снимаетс  напр жение с входа 26, ключи 17 и 18 размыкаютс  и подключают фазокоррактирующие блоки 23 и 24 (ключи 34 и 40 открыты), Начинаетс  процесс выключени  программируемых источников 1 и 8, При .этом фазокор- ректирующие блоки включены в ,цепь

обратной св зи усилител  4 и источника 8. Так как соответствующим подбором параметров цепей фазокорректи- рующих блоков 23 и 24 можно обеспечить практически одновременное изменение напр жений U,j и 11 на

выходах источников 1 и 8, то величина отрицательного выброса напр жени  на испытуемом выводе интегральной схемы 7 практически тоже будет равно

нулд (на графиках Uj , U и Ц , фиг. 6 показаны переходные процессы соответственно сплошной линией без фазовой коррекции, пунктирной линией - с фазовой коррекцией).

Блок 22 аналоговой пам ти работает следующим образом.

Напр жением по входу 28 открыва- , етс  транзистор 43, и выходное напр -i жение сумматора 20 через повторитель

1 запоминаетс  на конденсаторе 44. Напр жение с конденсатора 44 через. повторитель 42 поступает на управл ющие электроды (затворы) транзисторов 34 и 40, устанавлива  соответствующие сопротивлени  R „с исток-сток этих транзисторов.

Claims (1)

1. Уст)ойство дл  контрол  интегральных схем, содержащее программируемый источник напр жени  режима и программируемый источник испытательного напр жени , первые входы которых соответственно через первый и второй ключи соединены с выходом источника опорного напр жени , а первые выходы  вл ютс  соответственно первой и второй выходными шинами, управл ющие входы первого и второго ключей объединены и  вл ютс  первой входной шиной, последовально соединенные инвертор, сумматор, блок ана лиза годности, вторые входы которого

 вл ютс .второй входной шиной, вход инвертора и второй вход сумматора соединены соответственно с вторым и третьим вькодами программируемого источника испытательного напр жени , отличающеес  тем, что, ,с целью повьшени  надежности контрол  интегральных схем путем уменьшени  их перегрузок отрицательным напр жением в него введены блок ана- логовой пам ти, элемент НЕ, два фа- зокорректирующих блока, информационный вход первого фазокорректирующе- го блока соединен с вторым вьжодом П15ограммируемого источника напр же- нй  режима, а выход - с его вторым входом, информационный вход второго фазокорректирующего блока соединен с четвертым выходом программируемого

источника испытательного напр жени .

выход - с вторым входом программируемого источника испытательного напр жени , первые управл ющие входы фа- зокорректирующих блоков объединены и подключены к выходу элемента НЕ, вход которого  вл етс  первой входной шиной, вторые управл ющие вхо- ды объединены и соединены с выходом блока аналоговой пам ти, информационный вход которого соединен с выходом сумматора, а управл ющий вход  вл етс  третьей входной шиной. 2, Устройство по п, 1, отличающеес  тем, что первый фазокорректирующий блок выполнен на делителе напр жени , накопительном элементе, усилителе, двух ключах, управл ющий вход первого ключа  вл етс  вторым управл ющим входом первого фазокорректирующего блока, вход объединен с первым входом делител  напр 5кени  и  вл етс  информацион- ;ным входом первого фаэокорректирующе- го блока, выход делител  напр жени  соединен с входом усилител , второй вход которого объединен с первым вхо

дом накопительного элемента И соединен с выходом.первого ключа, второй вход накопительного элемента  вл етс  общей шиной, выход усилител  соединен с вторым входом делител  напр жени  и информационным входом второго ключа, выход которого  вл етс  выходом первого фазокорректирующего блока, управл клций вход второго ключа  вл етс  первым управл ющим входом первого фазокорректирующего блока.

3,Устройство по п. 1, отличающеес  тем, что второй фа- зокорректирующий блок выполнен лителе напр жени , усилителе, двух ключах, накопительном элементе,

вход первого ключа  вл етс  общей шиной, управл ющий вход - вторым управл ющим входом второго фазокорректирующего блока, выход объединен с первыми входами усилител  и накоди- тельного элемента, второй вход которого объединен с первым входом делител  напр жени  и  вл етс  информационным входом второго фазокорректирующего блока, выход делител  напр жени  соединен с вторым входом усилител , выход которого соединен с вторым входом делител  напр жени  и информационньш входом второго ключа , выход которого  вл етс  выходом второго фазокорректирующего блока, управл ющий вход второго ключа  вл етс  первым управл ющим входом второго ,фазокорректи1эующего блока.

4,Устройство по п. 1, о т л и - ч ающе ее   тем, что блок анализа годности выполнен на цифровом компараторе, аналого-цифровом преобразователе , вход которого  вл етс  первым входом блока анализа годности , выходы - соединены с первыми входами цифрового компаратора, вторые входы которого  вл ютс  вторыми входами блока анализа годности.

С1Фиг ,1

.3

43

1:44П

4

.S

.4П

45

Редактор Л.Пчолинска 

Составитель А.Титов

Техред И.Попович Корректор Г.Решетник

Заказ 7916/57 .Тираж 922 . Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска  наб., д. 4/5

-- - - - - -----в -.--.--в. -. -.в™..™ ««.... «-. ,

производственно-полиграфическое предпри тие, г. Ужгород, ул. Проектна , 4