SU1277420A1 - Устройство дл формировани и передачи дискретных сигналов - Google Patents

Abstract

Изобретение относитс  к технике св зи. Цель изобретени  - повышение точности формировани  и объема информации. Устройство содержит блоки 1 определени  пол рности, приемники 2 импульсных сигналов, коммутатор 3, формирователь (Ф) 4 адреса, блок 5 проверки на четность, элемен .1

Description

ты И-НЕ 6 и 17,регистр 7 сдвига, блок 8 управлени , дешифратор 9, кодер 10, Ф 11 сигнала выборки канала, бло1 12 опроса состо ни  канала, блок 13 переключени  адреса канала, распределитель 14, блок 15 запрета, генератор 16 управл емых сигналов, блок 18 сравнени , блок 19 передачи, содержащий элементы И-НЕ 22 и 23, инвертор 20, выходной триггер 21. Ф 11 содержит три элемента И-НЕ, два инвертора . Блок 12 содержит три инвертора , шесть элементов И-.НЕ. Блок 5 содержит семь элементов переключени . Блок 18 содержит три элемента 12 0 И-НЕ. Дешифратор 9 с 10 и распределителем 14 обеспечивает дешифрацию номеров каналов и распределение их по возрастающему пор дку. При совпадении на входах блока 18 сигналов, сформированный двенадцатиразр дньй блок данных последовательным кодом передаетс  на вход элемента И-НЕ 23, на другой его вход с блока 8 поступают тактовые импульсы. Блок 19 работает от 2-х сдвинутых по фазе на 180 тактов, Б устройстве обеспечиваетс  циклическа  передача информации в линию. 1 з.п. ф-лы, 3 ил.

Изобретение относитс  к технике св зи и может быть использовано в многоканальных системах передачи дис кретной информации. Цель изобретени  - повьш ение точности формировани  и объема передава мой информации. На фиг. 1 изображена структурна  электрическа  схема устройстваJ на фиг. 2 - структурна  электрическа  схема формировател  сигнала выборки канала, блока опроса состо ни  ка-, налов и блока проверки на четность; на фиг. 3 - структурна  электрическа  схема блока сравнени . Устройство дл  формировани  и передачи дискретных сигналов содержит блоки 1 определени  пол рности, приемники 2 импульсных сигналов, комму . татор 3, формирователь 4 адреса, бло 5 проверки на четность, первый элемент И-НЕ 6, регистр 7 сдвига, блок 8 управлени , дешифратор 9, кодер 10, формирователь 11 сигнала выборки канала, блок 12 опроса состо ни  канала , блок 13 переключени  адреса ка нала, распределитель 14, блок 15 запрета , генератор 16 управл юш;их сигналов , второй элемент И-НЕ 17, блок 18 сравнени , блок 19 передачи, инвертор 20, выходной триггер 21. Блок передачи содержит первый и второй элементы И-НЕ 22 и 23. Формирователь сигнала выборки канала содержит первый, второй и третий элементы И-НЕ 24-26, первый и второй инверторы 27 и 28. Блок опроса состо ни  каналов содержит первый, второй и третий инверторы 29-31 и первый, второй, третий , четвертый, п тьй и шестой элементы И-НЕ 32-37. Блок проверки на четность содержит первый, второй,третий, четвертьм, п тый, шестой и седьмой элементы 38-44 переключени . Блок сравнени  содержит первьй, второй и третий элементы И-НЕ 45-47. Устройство работает следующим образом . На вход блока 1 определени  пол рности сигналы могут поступать в виде перепада положительного (например , 27В) или отрицательного (-27В) напр жени . Установка необходимого режима осуществл етс  в блоке 1 оп-. ределени  пол рности. С выхода блока 1 определени  пол рности сигнал поступает на вход приемника 2 импульсных сигналов, в котором обеспечиваетс  прием сигнала с акустической и оптической сигнализацией , формирование потенциалов О и Г а также выдалогических ча сформированных сигналов на входы коммутатора 3, на другие входы которого с выхода формировател  4 адреса подаетс  сигнал, определ ющий адрес номера и состо ние канала, которьй в данньй момент находитс  под конт3 ролем. В кпммутеторс 3 rijioncxojuiT преобразование сигнала из логическ1гх О и 1 в сигналы БИТО - БИТ 3. С выхода коммутатора 3 сигналы по ступают на первые входы элементов И-НЕ 32-37, на другие входы которых через инверторы 29-31 поочередно подаютс  управл ющие сигналы с выхода элементов И-НЕ 24-26, При совпадении сигналов на входах элементов И-НЕ 32-37 производитс  последовательное считывание через коммутаоор 3 прин той приемниками 2 импульсных сигналов информации. С выхода блока 12 опроса состо ни каналов информаци  поступает на входы элемента 39 переключени  блока 5 проверки на четность. При поступлении на оба входа элементов 38-43 переключени  одинаковой информации (1,1 или 0,0), на их выходах формируетс  логический О, а при поступлении разной информации - логическа  1. Одновременно с выхода формирова тел  4 адреса на входы элемента 38 переключени  поступает сигнал,включаю щий адрес номера канала,с которого в даиньй момент считываетс  информаци . С выхода блока 5 проверки на чет ность через элемент И-НЕ 6 на седьмой информационный вход регистра 7 сдвига поступают сигналы, определ ю щие четность передаваемой информаци На другие входы регистра 7 сдвига поступают следующие данные: от коммутатора 3 - данные о состо нии (но ма или авари ) каналов в виде БИТО БИТЗ; от формировател  4 адреса адрес номера канала и приемника 2, с которого считываетс  информаци ; от блока 8 управлени  - управл ющие сигналы в виде тактовых импульсов с частотой 1200 и 2400 Гц. На основании указанных сигналов дл  каждого канала формируетс  двенадцатиразр дный блок данных, который , например, может включать: 1 ра р д - стартовый бит (всегда логичес кий О); 2-9 разр ды - информацион ный байт, содержащий 2-3 разр ды адрес номера канала, который кодиру етс  следующим образом 2 разр. 3 разр. -первый канал -второй канал -третий канал -четвертый ка нал. 04 4,5 разр ды - код выбора опрашиваемого приемника. При этом номеру приемника 2 соответствует код 4 разр. 5 разр, -первый приемник , -второй приемник; 1 О - третий приемник , -четвертьй приемник . Следовательно, общее число контролируемых каналов может составить 16 (по четыре канала в каждом из четырех приемников), 6-9 разр ды - информаци  о состо нии одного канала, закодированна  в виде 6 7 8 9 1 1 1 1 , - незадействие, 0101 - норма канала; 100 1 - авари  канала, 10 разр д - четность передаваемой информации: логическа  1 - информаци  четна , логический О - нечетна , 11 и 12 разр ды - стоповые импульсы (всегда логическа  1), т,е, каждый блок данных о состо нии канала содержит импульсную последовательность двоичных элементов, например, такого вида: 000100101111, котора  означает, что первый канал третьего приемника находитс  в норме. Образованный таким образом двенадцатиразр дный блок данных в параллельном коде записываетс  в регистр 7 сдвига и под воздействием тактовых импульсов, поступающих от блока 8 управлени , передаетс  через элемент И-НЕ 17 на вход блока 18 сравнени , на другие входы которого подаютс  одновременно с этим сигналы с выхода блока 13 переключени  адреса канала и блока 15 запрета. Дешифратор 9 вместе с кодером 10 и распределителем 14 обеспечивает дешифрацию номеров каналов и распределение их по возрастающему пор дку, например , от 1 до 12 или 16, Дл -этого с выхода блока 8 управлени  на входы дещифратора 9 и распределител  14 поступают управл ющие сигналы, под действием которых и осуществл етс  выбор очередного канала дл  опроса его состо ни , а также вьщача

данных через блоки 13 переключени  адреса канала и блока 15 запрета на входы блока 18 сравнени .

При совпадении на входах блока

18сигналов, сформированный двенадцатиразр дный блок данных последовательным кодом передаетс  на вход элемента И-НЕ 23 блока 19 передачи. На другой вход элемента И-НЕ 23 с выхода блока 8 управлени  поступают тактовые импульсы. Блок 19 передачи работает от двух сдвинутьгх по фазе на 180 тактов.

Первый такт, независимо от состо ни  элементов И-НЕ 22 и 23 блока

19передачи, всегда вызывает переключение выходного триггера 21 сигналами с выхода блока 8 управлени  через инвертор 20. При этом в линию непрерывно посьтаетс  несуща  частота 1200 Гц, что соответствует поступлению с выхода регистра 7 сдвига сигнала логического О. В первом такте осуществл ютс  указанные процессы, т.е. формирование адреса номера кана-25 ла, поочередное переключение каналов, запись данных в регистр 7 сдвига. Второй такт осуществл ет переключение выходного триггера 21 в том случае, если из регистра 7 сдвига по ступает импульс логической 1, т.е. в случае передачи в линию информационных логических 1 частота передачи удваиваетс  (2400 Гц). В устройстве обеспечиваетс  циклическа  передача информации в линию , т.е. с началом считывани  с регистра 7 сдвига данных о состо нии первого канала в него начинаетс  запись данных о состо нии второго канала и т.д. Так работает предлагаемое устройство при передаче информации по двух проводной линии в одном направлении. Дл  второго варианта использовани  устройства, когда необходимо, например, передавать информацию по трем направлени м, с блока 15 запрета снимаетс  сигнал Запрет передачи . Тогда с выхода блока 8 управЛ1ени  вместо сигнала логического О будет подаватьс  логическа  1. При этом в блоке 18 сравнени  задействованы все три элемента И-НЕ А5-47. В этом случае с выхода каждого элемент И-НЕ 45-47 будут поступать данные о состо нии не двенадцати, а, например четырех каналов. Процесс формировани  двенадцатиразр дных блоков данных о состо нии-каждого канала и передача их в линии осуществл ютс  аналогично .

Claims (2)

1. Устройство дл  формировани  и передачи дискретных сигналов, содержащее блоки определени  пол рности , блок сравнени , формирователь адреса, первый и второй выходы которого соединены соответственно с первым и вторым входами регистра сдвига,

третий и четвертый входы которого подключены соответственно к первому и второму выходам блока управлени , третий выход которого соединен с первым входом инвертора, выход которого

подключен к входу выходного триггера, отличающеес  тем, что, с целью повышени  точности формировани  и объема передаваемой информации, в него введены коммутатор, блок проверки на четность, два элемента И-НЕ, дешифратор, кодер, формирователь сигнала выборки канала, блок опроса состо ни  каналов, распределитель, блок переключени  адреса канала, генератор управл ющих сигналов, блок передачи и приемники импульсных сигналов , выходы которых подключены к первым входам коммутатора, второй и третий входы которого подключены соответственно к первому и второму выходам формировател  адреса и соответственно к первому и второму входам блока проверки на четность, третий и четвертый входы которого подключены соответственно к первому и второму выходам блока опроса состо ни  - канала, первый и второй входы которого соединены соответственно с первым и вторым выходами коммутатора и с п тым и шестым входами регистра сдвига, седьмой вход которого соединен с выходом первого элемента И-НЕ, входы которого подключены к выходу блока проверки на четность, выход регистра сдвига соединен с первым входом второго элемента И-НЕ, выход которого соединен с первь;м входом блока сравнени , второй вход которого подключен к выходу блока запрета, первый вход которого соединен с выходом распределител , вход которого подключен к входу дешифратора и к четвертому выходу блока управлени , п тый выход

которого соединен с первым входом блока передачи, второй вход которого подключен к выходу блока сравнени , третий вход которого соединен с выходом блока переключени  адреса канала , вход которого подключен к первому вькоду дешифратора, второй выход которого соединен с входом кодера , первый выход которого соединен с входом формировател  адреса, при это второй вход блока запрета подключен к первому выходу генератора управл ющих сигналов, второй выход которого соединен с вторым входом второго элемента И-НЕ, второй выход кодера соединен через формирователь сигнала выборки канала с третьим входом

блока опроса состо ни  канала, выходы блоков определени  пол рности соединены с входами соответствук цих приемников импульсных сигналов, а выход блока передачи подключен к второму входу инвертора.

2. Устройство по п. 1, отличающеес  тем, что блок передачи содержит последовательно соединенные первый и второй элементы И-НЕ, при этом объединенные входы первого элемента И-НЕ  вл ютс  первым входом блока передачи, вторым входом которого  вл етс  второй вход второго элемента И-НЕ, выходом блока передачи  вл етс  выход второго элемента И-НЕ,

Ф  Г 4 4f Ф

LfJ ф Ф

Фиг.2

ipuz.