SU1274148A1

SU1274148A1 - Многофункциональный логический модуль

Info

Publication number: SU1274148A1
Application number: SU853864527A
Authority: SU
Inventors: Виктор Иосифович Бенкевич; Леонид Болеславович Авгуль; Валентин Александрович Мищенко; Михаил Михайлович Татур
Original assignee: Минское Высшее Инженерное Зенитное Ракетное Училище Противовоздушной Обороны
Priority date: 1985-03-12
Filing date: 1985-03-12
Publication date: 1986-11-30

Abstract

Изобретение относитс к вычислительной , технике и микроэлектронике и предназначено дл построени устройств цифровой обработки. Цель изобретени - повышение быстродействи . Устройство содержит элементы И-НЕ 3 и 4, транзисторы 5-7, элементы 8-10 РАВНОЗНАЧНОСТЬ. Реализаци элементов И-НЕ 3 и 4 и элементов 8-10 РАВНОЗНАЧНОСТЬ на МОП-транзисторах позвол ет увеличить быстродействие модул в 1,5 раза. I табл., 1 ил.

Description

Изобретение относится к вычислительной технике и микроэлектронике и предназначено для построения устройств цифровой обработки.

Целью изобретения является повышение быстродействия.

На чертеже показана структурная схема многофункционального логического модуля,

Между шинами питания 1 и 2 включены цепочки МОП-транзисторов, образующие первый 3 и второй 4 элементы И-НЕ на два входа (транзисторы 5-7), первый 8, второй 9 и третий 10 элементы РАВНОЗНАЧНОСТЬ (транзисторы 11-19 и 20-24 соответственно). Каждый элемент И~НЕ выполнен на двух переключательных 5 и 6 и одном на-, грузочном 7 транзисторах, Второй и третий элементы РАВНОЗНАЧНОСТЬ на два входа состоят из последовательно включенного нагрузочного транзистора 20 и двух параллельно включенных ветвей, каждая из которых состоит из последовательно включенных переключательного 21 и второго нагрузочного 24 транзисторов соответственно для одной ветви, и 22 и 23 для другой ветви. Первый элемент РАВНОЗНАЧНОСТЬ на три входа состоит из четырех переключательных 12-15 и пяти нагрузочных 11, 16 - 19 транзисторов. Прямые и инверсные выходы первого и третьего элементов равнозначность являются выходами модуля.

Модуль работает следующим образом.

На информационные входы 25 и 26 поступают входные переменные X 1 и X 2 соответственно. Одновременно на настроечные входы 27 и 28 подаются сигналы настройки И 1 и И 2 соответственно, При этом на выходах устройства 29 - 32 реализуются логические функции в соответствии с приведенной таблицей.

Claims

Изобретение относитс к вычислительной технике и микроэлектронике предназначено дл построени устройств цифровой обработки. Целью изобретени вл етс повышение быстродействи , На чертеже показана структурна схема многофункционального логического модул , Между шинами питани 1 и 2 включены цепочки МОП-транзисторов, обра зующие первый 3 и второй 4 элементы И-НЕ на два входа (транзисторы 5-7) первый 8, второй 9 и третий 10 элементы РАВНОЗНАЧНОСТЬ (транзисторы 11-19 и 20-24 соответственно). Каждый элемент И-НЕ выполнен на двух переключательных 5 и 6 и одном на-, грузоином 7 трш-1зисторах. Второй и третий элементы РАВНОЗНАЧНОСТЬ на два входа состо т из последовательно включенного нагрузочного транзис тора 20 и двух параллельно включенных ветвей, кажда из которых состоит из последовательно включенных переключательного 21 и второго на грузочного 24 транзисторов соответственно дл одной ветви, и 22 и 23 дп другой ветви. Первый элемент РАВНОЗНАЧНОСТЬ на три входа состоит из четырех переключательных 12-1 и п ти нагрузочных 11, 16 - 19 тран зисторов. Пр мые и инверсные выходы первого и третьего элементов рав нозначность вл ютс выходами модул Модуль работает следующим образом . На информационные входы 25 и 26 поступают входные переменные X 1 и X 2 соответственно. Одновременно на настроечные входы 27 и 28 подаетс сигналы настройки И 1 и И 2 со ответственно. При этом на выходах устройства 29 - 32 реализуютс логические функции в соответствии с приведенной таблицей. Формула изобретени Многофункциональный логический м дуль на МОП-транзисторах, реализующий все логические функций двух переменных , содержшдий два элемента И-НЕ и три элемента РАВНОЗНАЧНОСТЬ ,и имеющий два информационных.и два настроечных входа, первый информаци онный вход .ен с первым входом первого элемента И-НЕ и с первым входом первого элемента РАВНОЗНАЧНОСТЬ , второй информационный вход соединен с первым входом второго элемента И-НЕ и с первым входом второго элемента РАВНОЗНАЧНОСТЬ, первый настроечный вход соединен с вторым входом первого элемента И-НЕ и с вторым входом первого элемента РАВНОЗНАЧНОСТЬ, второй настроечный вход соединен с вторым входом второго элемента И-НЕ и с вторым входом второго элемента РАВНОЗНАЧНОСТЬ, отличающийс тем, что, с целью повышени быстродействи , выходы элементов И-НЕ соединены с соответствующими входами третьего элемента. РАВНОЗНАЧНОСТЬ, а пр мой выход второго элемента РАВНОЗНАЧНОСТЬ соединен с третьим входом первого элемента РАВНОЗНАЧНОСТЬ, пр мые и инверсные зыходд первого и третьего элемента РАВНОЗНАЧНОСТЬ вл ютс выходами модул , первый и второй элемент И-НЕ реализованы на МОП-транзисторах включением цепочки из первого и второго переключательных и первого нагрузочного транзисторов между шинами питани , затворы первого и второго переключательных транзисторов вл ютс входами логического элемента, а затвор нагрузочного транзистора соединен со стоком и вл етс выходом логического элемента, второй и третий элементы РАВНОЗНАЧНОСТЬ реализованы на МОП-транзисторах и состо т из последовательно включенного второго нагрузочного транзистора и двух ветвей , которые соединены параллельно, кажда из которых состоит из третьего переключательного и третьего нагрузочного транзисторов, которые соединены последовательно, затвор третьего переключательного транзистора первой ветви соединен с истоком третьего переключательного транзис,тора второй ветви и вл етс первым входом логического элемента, затвор третьего переключательного транзистора второй ветви соединен с истоком третьего переключательного транзистора первой ветви и вл етс вторым входом логического элемента, затзатвор третьего нагрузочного транзистора первой ветви соединен со стоком , затвор третьего нагрузочного транзистора второй ветви соединен со стоком и вл етс инверсным выходом логического элемента, а исток второго нагрузочного транзистора вл етс пр мым выходом логического элемента, а первый элемент РАВНОЗНАЧНОСТЬ на три входа реализован на МОП-транзисторах, образован путем последовательного включени между шинами питани четвертого нагрузочного транзистора и четырех ветвей, которые включены параллельно, кажда состоит из четвертого переключательного и п того нагрузочного транзисторов, которые соединены последовательно, затвор четвертого переключательного транзистора первой ветви соединен с истоком четвертого переключательного транзистора второй ветви и вл етс первым входом логи-ческого элемента, затвор переключательного

741484

транзистора второй ветви соединен с затвором четвертого переключательного транзистора четвертой ветви и с истоками четвертых переключа5 тельных транзисторов первой и третьей ветви и вл етс вторым входом логического элемента, затвор четвертого переключательного транзистора третьей ветви соединен с ис10 током четвертого переключательного транзистора четвертой ветви и вл етс третьим входом логического элемента, затворы четвертого и п тых нагрузочных транзисторов сое15 динены с их стоками, исток четвертого нагрузочного транзистора вл етс пр мым, а сток п того нагрузочного транзистора первой ветви инверсным выходами логическогоэлемента.

О 1

О О 1 1

О 1

ОХ1Х2X1VX2

Х2J X1VX2

XIХ1Х2X1VX2

Х1-ОХ2Х1Х25Г1УХ2

Х20Х2