SU1264320A1

SU1264320A1 - Device for selecting single pulse

Info

Publication number: SU1264320A1
Application number: SU853940538A
Authority: SU
Inventors: Сергей Викторович Тюлевин; Михаил Анатольевич Гусев
Original assignee: Предприятие П/Я М-5836
Priority date: 1985-06-10
Filing date: 1985-06-10
Publication date: 1986-10-15

Abstract

Изобретение относитс к импульсной технике. Может быть использовано в устройствах преобразовани , обработки и передачи цифровой информации, а также дл нормировани по длительности управл ющего сигнала. Цель изобретени - повьшение надежности работы устройства - достигаетс введением в него третьего RS -триггера 10 и шины 11 установки устройства в исходное состо ние. Устройство также содержит RS -триггер 1, элемент И-НЕ 2, элемент ИЛИ 3, инверторы 4 и 5, шину 6 тактовых импульсов, .триггер 7, шины 8 и 9. Введение указанных элементов позвол ет независимо от длительности и синхронности поступлени управл ющего сигнала и тактовых импульсов стабильно формировать одиночный импульс длительностью , равной длительности тактового импульса, а также исключить по г.ление ложного сигнала на выходе устрой (Л ства в момент подачи напр жени питани . 1 ил.The invention relates to a pulse technique. It can be used in devices for converting, processing and transmitting digital information, as well as for regulating the duration of the control signal. The purpose of the invention, an increase in the reliability of the device, is achieved by introducing into it the third RS-trigger 10 and the device installation bus 11 in the initial state. The device also contains an RS-trigger 1, an AND-NOT 2 element, an OR 3 element, inverters 4 and 5, a clock bus 6, trigger 7, buses 8 and 9. The introduction of these elements allows the control driver to arrive regardless of the duration and timing. signal and clock pulses to stably form a single pulse of a duration equal to the duration of the clock pulse, and also to exclude the generation of a spurious signal at the output of the device (Power at the time of applying the supply voltage. 1 Il.

Description

Изобретение относится к импульсной технике и может быть использовано в различных устройствах преобразования, обработки, передачи цифровой информации, а также для нормирования по длительности управляющего сигнала.The invention relates to a pulse technique and can be used in various devices for converting, processing, transmitting digital information, as well as for normalizing the duration of the control signal.

Цель изобретения - повышение надежности работы устройства.The purpose of the invention is to increase the reliability of the device.

На чертеже представлена электрическая принципиальная схема предлагаемого устройства.The drawing shows an electrical schematic diagram of the proposed device.

Устройство для выделения одиночного импульса содержит первый триггер 1 R5 -типа, логический элемент И-НЕ 2, элемент ИЛИ 3, первый 4 и второй 5 инверторы, вход первого из которых соединен с шиной 6 тактовых импульсов, а выход - с первым входом элемента И-НЕ 2, второй триггер 7 D -типа, синхронизирующий вход которого соединен с шиной 6 тактовых импульсов, а выход - с вторым входом элемента И-НЕ 2, второй инвертор 5 подключен к шине 8 управляющего сигнала, причем выход элемента Й-НЕ 2 соединен с R -входом первого тригге- ‘ ра 1, второй вход которого соединен с информационным входом второго триггера 7, а выход подключен к первому входу элемента ИЛИ 3, выход которого соединен с R -входом второго триггера 7, выход которого соединен с выходной шиной 9 устройства, третий триггер 10 RS-типа и шину 11 установки устройства в исходное состояние, соединенную с вторым входом элемента ИЛИ 3, выход которого подключен к R -входу третьего триггера 10, S вход которого соединен с выходом вто- дд рого инвертора 5, а выход - с 5 -входом первого триггера 1 и информационным входом второго триггера 7.A device for isolating a single pulse contains the first trigger 1 R5 -type, the logic element AND NOT 2, the element OR 3, the first 4 and second 5 inverters, the input of the first of which is connected to the bus 6 clock pulses, and the output with the first input of the element And -NE 2, the second trigger 7 D -type, the synchronizing input of which is connected to the bus 6 clock pulses, and the output to the second input of the element AND 2, the second inverter 5 is connected to the bus 8 of the control signal, and the output of the element N-NOT 2 connected to the R input of the first trigger 1, the second input of which is connected to the formation input of the second trigger 7, and the output is connected to the first input of the OR 3 element, the output of which is connected to the R-input of the second trigger 7, the output of which is connected to the output bus 9 of the device, the third trigger 10 of the RS type and the bus 11 to reset the device connected to the second input of the OR 3 element, the output of which is connected to the R-input of the third trigger 10, the S input of which is connected to the output of the second inverter 5, and the output - with the 5-input of the first trigger 1 and the information input of the second trigger 7.

гg

Устройство работает следующим образом.The device operates as follows.

После включения питания происходит установка третьего 10 и второго 7 триггеров в исходное состояние путем подачи на их R -входы импульса с шины 11 установки в исходное состояние через элемент ИЛИ 3. В простейшем случае это можно осуществить подключением к шине 11 установки в исходное состояние параллельной RC-цепочки.After the power is turned on, the third 10 and second 7 triggers are set to the initial state by applying a pulse to the R-inputs of the pulse from the installation bus 11 to the initial state through the OR 3 element. In the simplest case, this can be done by connecting the initial installation parallel bus RC to the initial bus 11 -chains.

После этого схема устанавливается в следующее состояние: на выходах третьего 10 и второго 7 триггеров уровень 0, а на выходе первого триг гера 1 - уровень 1. Уровень 0 на входе элемента И-НЕ 2 блокирует поступление тактовых импульсов с инверт? 5 ра 4 на R -вход первого триггера 1, поддерживая на нем уровень I. В процессе дальнейшей работы на шине 11 установки в исходное состояние поддерживается уровень 1. Возмож10 ны два варианта формирования выходного импульса в зависимости от длительности управляющего сигнала.After this, the circuit is set to the following state: at the outputs of the third 10 and second 7 triggers, level 0, and at the output of the first trigger 1 - level 1. Does level 0 at the input of the AND-NOT 2 element block the receipt of clock pulses from invert? 5 RA 4 to the R-input of the first trigger 1, maintaining level I on it. In the course of further work on the initial installation bus 11, level 1 is maintained. Two options are possible10 for generating the output pulse depending on the duration of the control signal.

При подаче на шину 8 управляющего сигнала короткого импульса, который заканчивается до начала положительного тактового импульса, третий триггер 10 устанавливается в единичное состояние уровнем 0, подаваемого с выхода инвертора 5 на его 5 -вход. На информационном входе второго триггера 7 появляется уровень 1. По переднему фронту первого положительного тактового импульса происходит 2₅ переключение третьего триггера 7, на его выходе появляется уровень 1, который подается на один из входов элемента И-НЕ 2. На его втором входе присутствует уровень 0 с выхода ' инвертора 4. Этот уровень поддерживается до окончания тактового импульса. Все это время на выходе устройства присутствует уровень ”1. По окончании тактового импульса на выходе инвертора 4 появляется уровень 35 l. Теперь на обоих входах элемента И-НЕ 2 присутствуют уровни 1, ’ следовательно, на выходе имеется уровень 0. Первый триггер 1 переключается в нулевое состояние и сбрасывает третий 10 и второй 7 триггеры в исходное состояние через элемент « ИЛИ 3. Переключение второго триггера 7 соответсвует окончанию выгодного импульса на шине 9. Уровень ”0 с выхода третьего триггера 10 подается на информационный вход второго триггера 7, и изменение уровня сигнала на шине 6«тактовых импульсов не приводит к переключению второго триггера 7 из нулевого состояния. Одновременно этим уровнем переключается в единичное состояние первый .триггер 1. Уровень 1 с его выхода через элемент ИЛИ 3 подается на R 55 входы третьего триггера 10 и вто рого триггера 7 , тем самьн подготавливая их к следующему циклу работы.When applying to the bus 8 a control signal of a short pulse, which ends before the start of a positive clock pulse, the third trigger 10 is set to a single state with level 0 supplied from the output of the inverter 5 to its 5 input. At the information input of the second trigger 7, level 1 appears. On the leading edge of the first positive clock pulse, 2 ₅ switching of the third trigger 7 occurs, at its output appears level 1, which is fed to one of the inputs of the AND-NOT 2. element. At its second input there is a level 0 from the output of the inverter 4. This level is maintained until the end of the clock pulse. All this time at the output of the device there is a level ”1. At the end of the clock pulse at the output of the inverter 4 appears level 35 l. Now at both inputs of the AND-NOT 2 element there are levels 1, 'therefore, there is level 0 at the output. The first trigger 1 switches to the zero state and resets the third 10 and second 7 triggers to the initial state through the element “OR 3. Switching the second trigger 7 corresponds to the end of a beneficial pulse on bus 9. The level "0 from the output of the third trigger 10 is fed to the information input of the second trigger 7, and a change in the signal level on the bus 6" clock pulses does not lead to the switching of the second trigger 7 from the zero state. At the same time, the first trigger 1 switches to a single state. Level 1 from its output through the OR element 3 is fed to the inputs of the third trigger 10 and the second trigger 7 to R 55, thereby preparing them for the next operation cycle.

Аналогично работает схема в случае, когда управляющий сигнал прекращается во время формирования выходного импульса.The circuit works similarly in the case when the control signal stops during the formation of the output pulse.

Если на шину 8 управляющего сигнала подается импульс управления, длительность которого равна нескольким периодам тактовой частоты, устройство работает следующим образом.If a control pulse is supplied to the control signal bus 8, the duration of which is several periods of the clock frequency, the device operates as follows.

Положительный импульс инвертируется инвертором 5 и переключает третий триггер 10 в единичное состояние, что соответствует появлению на информационном входе второго триггера 7 уровня 1”. По переднему фронту первого тактового импульса происходит переключение второго триггера 7, т.е. на его выходе появляется уровень 1. Эта ’’ 1 подается на вход элемента И-НЕ 2, на втором входе ко- 20 торого присутствует уровень 0 с выхода инвертора 4, поэтому состояние на выходе элемента И-НЕ 2 не измеряется (уровень 1). Не изменяется и состояние первого триггера 1 (уро- 25 вень 1” на его выходе). По окончании тактового импульса на вход элемента И-НЕ 2 с выхода инвертора 4 подается уровень 1. На втором входе этого элемента также присутствует 30 1, и на выходе элемента И-НЕ 2 появляется уровень О, который изменяет состояние первого триггера на противоположное, т.е. появляется уровень 0 на его прямом выходе. Этот ₃₃уровень через элемент ИЛИ 3 подается на нулевые входы второго 7 и третьего 10 триггеров. Первый триггер 1 устанавливается в нулевое состояние. Таким образом прекращается формирова- 40 ние выходного импульса. Уровень О с выхода второго триггера 7 блокирует поступление инвертированных так^товых импульсов на нулевой вход первого триггера 1. Информация на выхо- 45 де третьего триггера 10 остается неизменной (уровень 1), так как на его обоих входах присутствуют уровни 0, а следовательно, не изменяет свое состояние и первый триггер 1 50 (уровень 0” на прямом выходе), так как на его входы поданы уровни 1. Таким образом, поступление последующих тактовых импульсов с шины 6 тактовых импульсов на вход управления 55 второго триггера 7 при наличии уровня ”1 на его информационном входе не изменяет его состояния (уровеньA positive pulse is inverted by the inverter 5 and switches the third trigger 10 to a single state, which corresponds to the appearance of the second trigger 7 level 1 ”on the information input. On the leading edge of the first clock pulse, the second trigger 7 is switched, i.e. level 1 appears on its output. This `` 1 '' is fed to the input of the AND-NOT 2 element, at the second input of which 20 there is level 0 from the output of the inverter 4, therefore the state at the output of the AND-NOT 2 element is not measured (level 1) . The state of the first trigger 1 does not change (level 25 is 1 ”at its output). At the end of the clock pulse, level 1 is supplied to the input of the AND-NOT 2 element from the inverter 4 output. At the second input of this element 30 1 is also present, and level O appears at the output of the AND-NOT 2 element, which changes the state of the first trigger to the opposite, t .e. level 0 appears on its direct output. This ₃₃ level through the element OR 3 is fed to the zero inputs of the second 7 and third 10 triggers. The first trigger 1 is set to zero. Thus, the formation of the output pulse is stopped. The level O from the output of the second trigger 7 blocks the arrival of inverted clock pulses to the zero input of the first trigger 1. The information at the output 45 of the third trigger 10 remains unchanged (level 1), since both inputs have levels 0 and, therefore, the first trigger 1 50 does not change its state (level 0 ”at the direct output), since levels 1 are applied to its inputs. Thus, the arrival of subsequent clock pulses from the bus 6 clock pulses to the control input 55 of the second trigger 7 in the presence of a level” 1 on his info the input does not change its state (level

1264320 41264320 4

0), так как на его R -входе присутствует уровень 0, подаваемый через элемент ИЛИ 3 с выхода первого триггера 1. Состояние второго триг5 гера 7 не изменяется до окончания управляющего сигнала. Как только управляющий сигнал заканчивается, на 5 входе третьего триггера 10 появляется уровень 1 с выхода инвертора 5, Ю а так как на его R -входе по-прежнему присутствует уровень 0, третий триггер 10 изменяет свое состояние.0), since at its R-input there is level 0, supplied through the OR 3 element from the output of the first trigger 1. The state of the second trigger 5 of the 7 is not changed until the end of the control signal. As soon as the control signal ends, at the 5th input of the third trigger 10, level 1 appears from the output of the inverter 5, Yu, and since level 0 is still present at its R input, the third trigger 10 changes its state.

На выходе триггера 10 появляется уровень 0. Этот уровень подается 15 на информационный вход второго триггера 7 и 5 -вход первого триггера 1, переключая последний в единичное состояние. Уровень 1” с выхода первого триггера 1 через элемент ИЛИ 3 подается на R -входы второго 7 и третьего 10 триггеров. Теперь на информационном входе второго триггера 7 присутствует уровень О и тактовые импульсы, поступая на управляющий вход второго триггера 7, не меняют его состояния. Таким образом, устройство для выделения одиночного импульса готово к следующему циклу работы.At the output of trigger 10, level 0 appears. This level is fed 15 to the information input of the second trigger 7 and 5 is the input of the first trigger 1, switching the latter to a single state. Level 1 ”from the output of the first trigger 1 through the element OR 3 is fed to the R-inputs of the second 7 and third 10 triggers. Now at the information input of the second trigger 7 there is a level O and clock pulses, coming to the control input of the second trigger 7, do not change its state. Thus, the device for isolating a single pulse is ready for the next cycle of work.

Устройство для выделения одиночного импульса независимо от длительности и синхронности поступления управляющего сигнала и тактовых импульсов стабильно формирует одиночный импульс длительностью, равной длительности тактового импульса, и исключает появление ложного сигнала на выходе устройства в момент подачи напряжения питания.A device for isolating a single pulse, regardless of the duration and synchronism of the control signal and clock pulses, stably generates a single pulse with a duration equal to the duration of the clock pulse, and eliminates the appearance of a false signal at the output of the device at the time of supplying the supply voltage.

Claims

1 The invention relates to a pulse technique and can be used in various devices for converting, processing, transmitting digital information, as well as for regulating the duration of a control signal. The purpose of the invention is to increase the reliability of the device. The drawing shows an electrical schematic diagram of the proposed device. The device for outputting a single pulse contains the first 1 R5-type trigger, the AND-NOT 2 logic element, the OR 3 element, the first 4 and second 5 inverters, the input of the first of which is connected to the bus 6 clock pulses, and the output - with the first input of the AND element - NO 2, the second trigger 7 D - type, the synchronization input of which is connected to the bus 6 clock pulses, and the output - to the second input of the element AND IS 2, the second inverter 5 is connected to the bus 8 of the control signal, and the output of the element AND - NO 2 is connected to the R-input of the first trigger 1, the second input of which is connected to and formational input of the second trigger 7, and the output is connected to the first input of the element OR 3, the output of which is connected to the R-input of the second trigger 11, the output of which is connected to the output bus 9 of the device, the third „trigger RS-10 and bus 11 setting the device to the initial state, connected to the second input of the element OR 3, the output of which is connected to the R-input of the third trigger 10, S input of which is connected to the output of the second inverter 5, and the output to the B-input of the first trigger: 1 and the information input of the second trigger 7. The device operates as follows m on, again. After the power is turned on, the third 10 and second 7 flip-flops are reset to the initial state by applying to their R-inputs a pulse from the setting bus 11 to the initial state via the OR 3 element. In the simplest case, this can be done by connecting to the initial setting bus 11 ParaLelioYa Yas chain. After this, the circuit is set to the following state: at the outputs of the third 10 and second 7 flip-flops 20, level O, and at the output of the first flip-flop 1 - level 1. Level O at the input of the AND-NOT element 2 blocks the receipt of clock pulses from inverter 4 to R - entering the first trigger 1, maintaining level 1 therein. In the course of further work on the bus 11 of the installation, level 1 is maintained in the initial state. Two options are possible for generating an output pulse depending on the duration of the control signal. When a control signal of a short pulse is applied to the bus 8, which ends before the start of the positive clock pulse, the third trigger 10 is set to one state by the level O supplied from the output of the inverter 5 to its 5-input. At the information input of the second trigger 7, level 1 appears. On the leading edge of the first positive clock pulse, the third trigger 7 switches, at its output appears level 1, which is fed to one of the inputs of the AND-NOT element

2. At its second input there is a level O from the output of the inverter 4. This level is maintained until the end of the clock pulse. All this time, the output of the device is level 1. At the end of the clock pulse, level i appears at the output of inverter 4. Now, at both inputs of the AND-NOT 2 element there are levels 1, therefore, at the output there is a level O. The first trigger 1 switches to the zero state and resets the third 10 and the second 7 triggers to the initial state through the element "OR

3. The switching of the second trigger 7 corresponds to the termination of one pulse on the bus 9. The level O from the output of the third trigger 10 is fed to the information input of the second trigger 7, and a change in the signal level on the bus of the 6-clock pulses does not switch the second trigger 7 from the zero state neither At the same time, the first trigger 1 is switched to this state by a single state. Level 1 from its output through the OR element 3 is fed to (- inputs of the third trigger 10 and the second trigger 7, and then preparing them for the next cycle of operation. 3 Similarly, the circuit works in the case when the control signal is stopped during the formation of the output pulse. If a control pulse is applied to the control signal bus 8, the duration of which is equal to several periods of the clock frequency, the device operates as follows. This pulse is inverted by inverter 5 and switches the third trigger 10 to one state, which corresponds to the appearance at the information input of the second trigger 7 of level 1. On the leading edge of the first clock pulse, the second trigger 7 switches over. Level 1. This 1 is fed to the input of the element AND-HE 2, on the second input of which there is a level O from the output of inverter 4, therefore the state at the output of the element IS-NOT 2 is not measured (level 1). The state of the first trigger 1 (level 1 at its output) does not change either. At the end of the clock pulse, level 1 is applied to the input of the NAND 2 element from the output of the inverter 4. At the second input of this element, 1 is also present, and O level appears at the output of the NAND 2 element, which changes the state of the first trigger on the opposite, i.e. level O appears at its direct output. This level through the element OR 3 is applied to the zero inputs of the second 7 and third 10 flip-flops. The first trigger 1 is set to the zero state. Thus, the formation of the output pulse is stopped. The level O from the output of the second trigger 7 blocks the arrival of inverted time pulses to the zero input of the first trigger 1. The information at the output of the third trigger 10 remains unchanged (level 1), since its both inputs contain O levels and, therefore, does not change its state and the first trigger 1 (level O at the direct output), since its inputs are level I. Thus, the arrival of the subsequent clock pulses from the time of 6 clocks to the control input of the second trigger 7 when there is a level 1 on its information ionic input does not change its state (ON level of 204) as at its present level -Log R G, supplied through an OR gate 3 output from the first flip-flop 1. The state of the second flip-flop 7 is not changed until completion of the control signal. As soon as the control signal ends, level 1 from the output of inverter 5 appears at the 5th input of the third flip-flop 10, and since its RO input still has the O level, the third flip-flop 10 changes its state. At the output of trigger 10, level O appears. This level is applied to the information input of the second trigger 7 and 5, the input of the first trigger 1, switching the latter to one state. Level 1 from the output of the first trigger 1 through the element OR 3 is fed to the R-inputs of the second 7 and third 10 triggers. Now at the information input of the second trigger 7 there is a Q level and clock pulses, arriving at the control input of the second trigger 7, do not change its state. Thus, the device for separating a single pulse is ready for the next cycle of operation. A device for isolating a single pulse, regardless of the duration and synchronism of the input of the control signal and the clock pulses, stably generates a single pulse with a duration equal to the duration of the clock pulse, and eliminates the appearance of a spurious signal at the output of the device at the moment of applying the supply voltage. Claims An apparatus for isolating a single pulse, comprising a first RS type trigger, an AND-NO element, an OR element, a first and a second inverter, the input of the first of which is connected to the clock pulse bus, and the output is connected to the first input of the IS-NOT element, the second D-type trigger, the C input of which is connected to a clock pulse width, and the output is connected to the second input of the first NAND element, the input of the second inverter is connected to the control panel, and the output of the NID element is connected to the R input of the first trigger, 5 whose input is connected to the S input of the second trigger and the output of the first trigger is connected to the first input of the OR element, the output of which is connected to R 5 12643206

the input of the second trigger, the output of which is a state that is connected to the output bus, from the second OR element, the output of which is connected to the R-input by the third-purpose reliability, its trigger, S-input of which the third trigger of the R5-ty-5 Dinen with the output of the second inverter is inputted to it, and the PA and the device installation bus to the output output - with the S input of the first trigger.