SU1256177A1 - Распределитель частотно-импульсных сигналов - Google Patents
Распределитель частотно-импульсных сигналов Download PDFInfo
- Publication number
- SU1256177A1 SU1256177A1 SU853843885A SU3843885A SU1256177A1 SU 1256177 A1 SU1256177 A1 SU 1256177A1 SU 853843885 A SU853843885 A SU 853843885A SU 3843885 A SU3843885 A SU 3843885A SU 1256177 A1 SU1256177 A1 SU 1256177A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- input
- output
- group
- control
- trigger
- Prior art date
Links
Landscapes
- Pulse Circuits (AREA)
Abstract
Изобретение может быть исгю.пьзо- вано в устройствах приема и временного разделени частотно-импульсных сигналов с временным уплотнением по измерительным каналам. Цель изобретени - по вышение информационной емкости распределител . Устройство содержит блок I регулируемых задержек, элемент ИЛИ 2, распределители 5 импульсов и регулируемые линии 6 задержки. Введение блока 4 управлени и коммутатора 3 с образованием новых функциональных св зей иск.иочает из передаваемой информации синхронизирующие импульсы. I з.п. ф-лы, 3 ил. Uynp Bx.i Вых. В.(2 (Л В Вх.З Вь1Х. вх.Н Вых. :i ГС сд 0 установка
Description
Изобретение относитс к импульсной технике и может быть использовано в устройствах приема и временного разделени частотно-импульсных сигналов с временным уплотнением по измерительным каналам , а также при разработке устройств приема телеметрической информации в многоканальных системах измерени и контрол с частотно-импульсной модул цией сигнала .
Цель изобретени - увеличение информационной емкости распределител за счет исключени из передаваемой информации синхронизирующих импульсов.
На фиг. 1 представлена функциональна схема распределител частотно-импульсных сигналов; на фиг. 2 - схема блока регулируемых задержек; на фиг. 3 - схема блока управлени и коммутатора.
Устройство содержит блок 1 регулируемых задержек входы которых соединены с входной шиной устройства, а выходы - с входами элемента ИЛИ 2, выход которого соединен с входом коммутатора 3, выходы которого вл ютс выходами устройства .
Управл ющие выходы блока 1 регулируемых задержек соединены с соответствующими входами блока 4 управлени , выходы которого соединены с управл ющими входами коммутатора 3.
Блок 1 регулируемых задержек (фиг. 2) содержит распределители 5 импульсов и р д регулируемых линий б задержки, содержащих генераторы 7 регулируемых длительностей , дифференцирующие блоки 8, выпр мители 9, пропускающие только отрицательные импульсы, формирователи 10, а распределители 5 импульсов содержат элементы И 11 и 12 и элементы НЕ 13, причем первый и второй входы элемента И 11 первого распределител 5 импульсов соединены с входной щиной, а выход элемента И 11 соединен с первым входом элемента И 12, выход которого соединен с входом генератора 7 регулируемых длительностей, выход которого соединен с дифференцирующим блоком 8, через элемент НЕ 13 с вторым входом элемента И 12 и с щиной начальной установки . Выход каждого предыдущего генератора 7 регулируемых длительностей соединен с вторым входом элемента И 11 последующего распределител 5 импульсов, причем первый вход соединен с входной щиной-. Выход дифференцирующего блока 8 через последовательно соединенные выпр митель 9, формирователь 10 соединен с соответствующим выходом блока 1 регулируемых задержек Выходы каждого генератора 7 регулируемых длительностей соединены с соответствующими управл ющими выходами блока 1 регулируемых задержек.
Блок 4 управлени (фиг. 3) состоит из 2 N, элементов И 14, (N-+-1) элементов НЕ 15, N триггеров 16,2(N-1) элементов ИЛИ
17, (N+1) элементов НЕ 18, 2N элементов И 19, 2(N-1) элементов ИЛИ 20, причем первый управл ющий выход блока 1 регулируемых задержек соединен с первым входом элемента И 14, входом элемента НЕ 18 первого информационного выхода блока 4 управлени и первыми входами элементов ИЛИ 20 остэльных информационных входов. Второй и последующие управл ющие выходы блока 1 регулируемых задержек 1 соединены соответственно с первым входом элемента И 14 второго и последующих информационных входов блока
4управлени , и с теми входами элементов ИЛИ 20, номера которых соответствуют пор дковым номерам управл ющих выходов блока 1 регулируемых задержек.
Выходы элементов И 14 соединены с разделительными входами триггеров 16, выходы которых вл ютс управл ющими выходами блока 4 управлени и соединены со- 0 ответственно с управл ющими входами коммутатора 3. Дл приведени триггеров 16 в исходное состо ние служит щина подачи импульса «Начальна установка, котора через первый вход трехвходовых элементов ИЛИ 17 соединена с управл ющими входа- 5 ми триггеров 16.
Управл ющие выходы триггеров 16 соединены с вторыми входами элементов ИЛИ 17 через первый вход двухвходовых элементов И 19, вторые входы которых через элементы НЕ 18 соединены с выходами эле- ментов ИЛИ 20 соответствующих каналов. Третий вход элемента ИЛИ 17 данного информационного входа соединен с управл ющим выходом триггера 16 последующего информационного входа блока 4 управлени .
Второй вход двухвходового элемента И 14 первого информационного входа блока 4 управлени через элемент НЕ 15 соединен с управл ющим выходом триггера 16 последнего информационного входа блока 4 управлени , вторые входы элементов И 14 вто- 0 рого и последующих информационных входов блока 4 управлени соединены с управл ющими выходами триггеров 16 в пред- ществующих информационных каналах блока 4 управлени .
Устройство работает следующим образом. 5 В исходном состо нии входной сигнал отсутствует, на выходах распределител 5 импульсов, регулируемой линии 6 задержки и элемента ИЛИ 2 сигналов нет, следовательно , нет сигналов на входе коммутатора 3 и на информационных входах блока 4 управлени .
Первый элемент И 11 первого распределител 5 импульсов подготовлен к нрие- му входной импульсной последовательности подачей сигнала на входные щины; эле- j менты И 11 последующих распределителей
5импульсов закрыты. Импульс «Начальна установка сбрасывает триггеры 16 в нуль и разрещает прохождение входного
5
сигнала на элемент И 14 первого информационного входа блока 4 управлени .
Рассмотрим работу устройства при поступлении на его вход импульсных последовательностей с частотами .
При подаче на входную шину первого импульса входной импульсной последовательности частотой з на вход первого элемента И 11 сигнал проходит на вход второго элемента И 12, а поскольку в исходном состо нии на вход элемента И 12 подаетс логическа единица с элемента НЕ 13, то сигнал проходит и запускает генератор 7 регулируемых длительностей, который срабатывает и блокирует подачей логического нул через элемент НЕ 13 прохождение второго импульса и одновременно разрешает формирование сигнала на первом входе элемента И 14 первого информационного входа блока 4 управлени , а также разрешает прохождение следующего импульса на вход элемента И II распределител 5 импульсов последующей регулируемой линии 6 задержки .
Если к моменту прихода на вход устройства второго импульса данной импульсной последовательности не сн т запрет на запуск первой регулируемой линии 6 задержки , то запускаетс следующа регулируема лини б задержки блока 1 регулируемых задержек, в противном случае второй импульс проходит через первую регулируемую линию 6 задержки. Таким образом , на информационном выходе блока 1 регулируемых задержек имеетс входна импульсна последовательность, сдвинута на врем задержки импульсов, а на управл ющих выходах - импульсы управлени , причем количество задействованных управл ющих выходов блока 1 регулируемых задержек пропорционально частоте импульсной последовательности.
Работа блока 4 управлени , т.е. работа схемы включени и выключени каналов устройства заключаетс в следующем. Дл рассматриваемого случа сигналы на управл ющих входах регулируемых линий задержки имеют вид импульсов длительностью TO, где То - врем задержки входной импульсной последовательности регулируемых линий задержки 6 (величина тп выбираетс с учетом следующих соотношений: То 1,1 T| TI 2,0 12; Т2 2,0 Т.З, где Ть Т2,... - периоды частотных сигналов, причем пауза между ними должна быть больше величиныТ) с частотой входной импульсной последовательности , распределенной пропорционально частоте по управл ющи.м выходам регулируемых линий задержки. Допустим, что на вход регулируемой линии 6 задержки поступает входна частота fa, в результате при по влении сигнала на первом управл ющем вы- ходе блока 1 регулируемых задержек сигнал через элемент И 14 включает триггер 16 управлени первым каналом коммутатора
5
5
5
0 0
0 5 з
0
0
3. По вление сигнала на выходе триптра 16 первого канала управлени коммутатором 3 дает разрешение через элемент И 14 на включение триггера 16 второго канала управлени коммутатором 3 и на подготовку включени себ самого через элемент И 19.
При приходе импульса по второму уп- равл ющему выходу блока 1 регулируемых задержек, сигнал через элемент И 14 включает триггер 16 второго канала управлени ; сигнал на выходе триггера 16 выключает триггер 16 первого канала через элемент ИЛИ 17, запрещает запуск триггера 16 первого канала передачей логического «О через элемент НЕ 15 на элемент И 14 и дает разрешение на запуск триггера 16 третьего канала через соответствующий элемент И 14; дает разрешение на выключение себ самого через элемент И 19.
При приходе импульса по третьему управл ющему выходу блока 1 регулируемых задержек , сигнал через элемент И 14 включает триггер 16 третьего канала управлени ; сигнал на выходе триггера 16 включает триггер 16 предыдущего канала, дает разрешение на включение следующего канала и па выключение себ самого.
Если процесс по влени нмпульсов на одной из шин управлени прекращаетс и следующа не включаетс , то остаетс включенным триггер соответствующего канала управлени коммутатором и па соответствующем выходе всего устройства с задержкой Тп по вл етс импульсна последовательность (зФормирование импульса выключени триггера 16 производитс по числу трщчч-- ров каналов. Если частотный сигна.ч приводит к срабатыванию только первой цепочки линии задержки, то выключение трпп с- ра 16 первого канала происходит сигна.юм с соответствующей линии задержки 4cpe;i цепочки элементов НЕ 18, И 19, ИЛИ 17.
Если частотный сигнал приводит к срабатыванию двух цепочек линии задержки, то выключение триггера 16 второго кана. происходит сигна.чами с соответствующих выходов цепочек линий задержки через цепочку элементов ИЛИ 20, НЕ 18, И 19, ИЛИ 17. Остальные триггеры ык. почак)тс аналогично.
Claims (1)
1. Распределитель частотпо-имнульсш кх сигналов, содержащий последовательно соединенные блок регулируемых задержек и многовходовой элемент ИЛИ, отличающийс тем, что, с целью увеличени информационной емкости, в него введены татор и блок управлени , причем выход .многовходового элемента ИЛИ соединен с входом коммутатора, управл ющие входы которого соединены с соответствуюниши вы- хода.ми блока управ.чени , входы которсич
л:г-;и11 оны с соответствующими управл ющими выходами блока регулируемых задержек .
2, Распределитель по и. I, отличающийс тем, что блок управлени содержит группы но числу выходов управлени соответствующим образом соединенных первого и BTOpoi o элементов И, элемента HF, элемента ИЛИ, триггера, причем в каждой группе вход установки триггера соединен через первый элемент И с соответствующим входом блока управлени , второй вход нервого элемента И и из первой группы через дополнительный элемент НЕ соединен с выходом триггера из носледней группы, во всех остальных группах второй вход первого элемента И соединен с выходом триггера из предыдущей группы, вход элемента НЕ
5
в первой группе соединен с первым входом блока управлени , вход элемента НЕ во второй группе через дополнительный элемент ИЛИ соединен с первым и вторым входами блока управлени , вход элемента НЕ из последней группы через дополнительный элемент ИЛИ соединен со всеми входами блока управлени , выход элемента НЕ в каждой гр уппе соединен с первым входом второго элемента И, второй вход которого соединен с выходом триггера своей группы, выход элемента И соединен с первым входом элемента ИЛИ, второй вход которого соединен е выходом триггера из последующей группы, третий вход соединен с шиной начальной установки, выхол элемента ИЛИ соединен с входом установки в «О триггера данной группы, выходы триггеров соединены с выходами блока управлени .
ycmoHoSfd
фиг 3
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853843885A SU1256177A1 (ru) | 1985-01-17 | 1985-01-17 | Распределитель частотно-импульсных сигналов |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853843885A SU1256177A1 (ru) | 1985-01-17 | 1985-01-17 | Распределитель частотно-импульсных сигналов |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1256177A1 true SU1256177A1 (ru) | 1986-09-07 |
Family
ID=21158609
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853843885A SU1256177A1 (ru) | 1985-01-17 | 1985-01-17 | Распределитель частотно-импульсных сигналов |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1256177A1 (ru) |
-
1985
- 1985-01-17 SU SU853843885A patent/SU1256177A1/ru active
Non-Patent Citations (1)
Title |
---|
Цикин И. А. Дискретно-аналогова обработка сигналов.- М.: Радио и св зь, 1982, с. 69, рис. 3.34. Авторское свидетельство СССР № 1069140, кл. Н 03 К 5/00, 1979. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4694291A (en) | Device for transmitting a clock signal accompanied by a synchronization signal | |
SU1256177A1 (ru) | Распределитель частотно-импульсных сигналов | |
US4041392A (en) | System for simultaneous transmission of several pulse trains | |
US4078153A (en) | Clock signal and auxiliary signal transmission system | |
SU1290548A1 (ru) | Устройство дл передачи цифровой информации | |
SU970372A1 (ru) | Многоканальное приоритетное устройство | |
RU1787285C (ru) | Многоканальное устройство дл подключени абонентов к общей магистрали | |
CA1079368A (en) | Tone detection synchronizer | |
SU1160545A1 (ru) | Устройство защиты от импульсных помех | |
RU2044406C1 (ru) | Селектор импульсов заданной длительности | |
SU1095376A1 (ru) | Устройство дл синхронизации импульсных сигналов | |
SU1420653A1 (ru) | Устройство дл синхронизации импульсов | |
SU1262709A2 (ru) | Устройство дл контрол серий импульсов | |
SU1559418A1 (ru) | Устройство тактовой синхронизации | |
SU930630A1 (ru) | Устройство дл контрол последовательности импульсов | |
SU1432751A1 (ru) | Фазовый синхронизатор | |
SU598229A1 (ru) | Селектор серий импульсов по длительности | |
SU1511851A1 (ru) | Устройство дл синхронизации импульсов | |
SU746519A1 (ru) | Многоканальное приоритетное устройство | |
SU1238220A1 (ru) | Устройство дл получени разностной частоты импульсов | |
SU1158968A1 (ru) | Устройство дл коррекции сигналов времени | |
SU862382A1 (ru) | Частотный манипул тор | |
SU798775A1 (ru) | Устройство дл обмена | |
SU1282315A1 (ru) | Устройство дл формировани импульсных последовательностей | |
SU1361527A1 (ru) | Распределитель импульсов |