SU1256099A1

SU1256099A1 - Устройство дл контрол блоков пам ти

Info

Publication number: SU1256099A1
Application number: SU853856097A
Authority: SU
Inventors: Вениамин Ильич Август; Игорь Семенович Зыков; Надежда Алексеевна Иванюк
Original assignee: Харьковский Ордена Ленина Политехнический Институт Им.В.И.Ленина
Priority date: 1985-02-19
Filing date: 1985-02-19
Publication date: 1986-09-07

Abstract

Изобретение относитс к вычислительной технике и может быть использовано при наладке и функциональном контроле блоков пам ти. Цель изобретени - повышение быстродействи и надежности устройства. Устройство содержит блок 1 пам ти микрокоманд, регистр 2 адреса микрокоманд, регистр 3 микрокоманд, первые регистр 8 адреса данных и регистр 10 данных, вторые регистр 11 адреса данных и ре- . гистр 14 данных, первый 7 и второй 3 сумматоры. Особенностью устройства вл етс использование.при формировании адресов и данных суммат оров 7 и 9 и регистров 11 и 14. Это позвол ет в одном устройстве использовать и программный метод контрол , когда по л адреса и данных микрокоманды непосредственно содержат исполнительный адрес и данные, и алгоритмический метод контрол , когда с помощью регистров 11 и 14 и сумматоров 7 и 9 осуществл етс требуема модификаци , адреса и данных. 5 ил. (Я 1C ел О5 О СО ;о

Description

Изобретение относитс к вычислительной технике и.может быть использовано при осуществлении наладки и контрол блоков пам ти.

Цель изобретени - повьшение быст- .родействи и надежности устройства.

На фиг.1 изображена структурна схема устройства дл контрол блоков пам ти; на фиг.2 - структурна схема блока управлени на фиг.З - структурна схема коммутатора , на фиг. 4 - формат микрокоманды; на фиг.5 - временные диаграммы работы устройства.

Устройство дл контрол блоков пам ти (фиг.1) содержит блок 1 пам ти микрокоманд, регистр 2 адреса микрокоманд ,, регистр 3 микрокоманд,.коммутатор 4, счетчик 5 циклов, регистр 6 кода обращени , первый сумматор 7, первый-регистр 8 адреса-данных, второй сумматор 9, первый регистр 10 данных, в торой регистр 11 адреса данных , блок 12 вывода адреса, блок 13 индикации данных, второй регистр-14

раций, определ ющих режим работы отдельных блоков устройства контрол .

По сигналу пуска снимаетс сигнал сброса триггеров 22-24 блока 19 и на5 чинают вырабатыватьс импульсы синхронизации T;,-T,j, представл ющих серию перекрывающихс импульсов одир наковой частоты (фиг.З). Синхроимпульсы определ ют моменты занесени

10 информации в регистры и счетчики

устройства. В устройстве организована конвейерна работа регистров 3, 8, 10, 11 и 14, что позвол ет выполнить контроль блоков пам ти на частоте

15 выборки блока пам ти микрокоманд.

В соответствии с временной диаграммой в первом такте по синхроимпульсу Т микрокоманда с бло ка 1 пам ти микрокоманд заноситс в регистр

20 3 микрокоманд, по синхроимпульсу Т из- мен етс содержимое регистра 2. Во втором такте по синхроимпульсу содержимое полей данных, адреса и режима контролируемого блока пам ти заноситадреса данных, блок 15 вывода данных, 25 с в регистры 8, 10 и 6 и через бло

блок 16 индикации данных, компаратор 17, блок 18 ввода данных и блок 19 управлени . Блок 19 управлени , (фиг.2) содержит кварцевый генератор 20, эле мент НЕ 21, первый 22, второй 23 и третий 24 триггеры, элементы И .25-27, элемент ИЛИ-НЕ 28, четвертый триггер 29 и элемент И 30. .Коммутатор 4 содержит (фиг.З) первый и второй элементы ИСКЛЮЧАЮЩЕЕ ИЛИ 31 и 32, элемент НЕ 33 и элементы И 34 и 35.

Устройство дл контрол блоков пам ти работает следующим образом.

Перед пуском устройства контрол в блок 1 пам ти микрокоманд занос тс требуемые тесты в виде набора микрокоманд , формат которых изображен на фиг.4. В состав микрокоманды вход т четьфе пол : адреса, адреса дан - ных, режима работы контролируемого блока пам ти и управлени . Поле режима работы контролируемого блока пам ти содержит коды сигналов обращени Запись или Чтение (Зп/Чт) и выбора кристалла (ВК). Пол адреса (И данных содержат значение адреса контролируемого блока пам ти и данные , которые либо записываютс по ; указанному адресу при записи, либо используютс дл сравнени со считанной информацией при считывании. После управлени может содержать один или несколько независимых кодов опе раций , определ ющих режим работы отдельных блоков устройства контрол .

По сигналу пуска снимаетс сигнал сброса триггеров 22-24 блока 19 и начинают вырабатыватьс импульсы синхронизации T;,-T,j, представл ющих серию перекрывающихс импульсов одир наковой частоты (фиг.З). Синхроимпульсы определ ют моменты занесени

информации в регистры и счетчики

выборки блока пам ти микрокоманд.

3 микрокоманд, по синхроимпульсу Т из- мен етс содержимое регистра 2. Во втором такте по синхроимпульсу содержимое полей данных, адреса и режима контролируемого блока пам ти заноситки 12 и 15 поступает на контролируе- I.

мьй блок пам ти, по синхроимпульсу

Т, в регистр 2 заноситс втора микрокоманда , содержимое регистров 8 и

10 заноситс в регистры 11 и 8, по синхросигналу Т происходит подготовка адре са. третьей микрокоманды. В третьем и последующих тактах работа блоков аналогична. .

Если в текущей микрокоманде заданы в поле управлени коды операций, то одновременно с обращением к контролируемому блоку пам ти устройство выполн ет заданные внутренние опера- ции. Если код операции микрокоманды содержит код +1 или -1 (фиг.З), на входы регистра 2 поступают импульсы, которые на единицу увеличивают или - уменьшают содержимое -регистра 2, тем самым определ значение адреса сле

дующей микрокоманды.

Если код операции микрокоманды не содержит кодов, у-казывающих на изменение адреса микрокоманды, адрес микрокоманды и содержимое регистра .3 микрокоманды остаютс без изменений. В этом задаетс код П, который определит количество повторений выборки одной и той же микрокоманды по посто нному адресу микрокоманды. По коду Р разрешаетс поступление синхроимпульсов Tj на вход счетчика 5. По переполнению счетчика 5 высо кий уровень сигнала с выхода счетчика поступает на элементы ИСКЛЮЧАЩЕЕ, ИЛИ 31 и 32. При двух одноименных сигналах на входах высокий уровень: с выхода элемента НЕ 33 разрешает поступление синхроимпульса Т, на вход +1 регистра 2 адреса микрокоманд. Таким образом после цикла повторений чтени одной и той же микрокоманды из пам ти 1 микрокоманд наступает изменение адреса микрокоманды и переход к следующей очередной микрокоманде .

В тестах контрол блоков пам ти часто используютс обращени к груп- пе адресов, измен ющихс с посто нным шагом, дл выполнени подобных тестов минимальным количеством микрокоманд используетс команда суммировани адреса и/или данных. Если поле управлени микрокоманды содержит коды операций суммировани , то поле адреса и поле данных микрокоманды содержат не значени адреса и данных, а их приращени . Значени адреса и данных такой микрокоманды получают в регистрах 8 и 11 путем суммировани содержи- мого регистров 11 и 14 и их приращений, поступающих на сумматоры 7 и 9 с регистра 3 микрокоманд. Таким образом, использу команду суммировани , можно без изменени микрокоманды получить текущие значени адреса и/или данных с заданных приращением.

Claims

Формула изобрете ни

Устройство дл контрол блоков пам ти, содержащее последовательно соединенные регистр адреса микрокоманд , блок пам ти микрокоманд и регистр микрокоманд, первый регистр адреса данных, первый регистр данных, блок управлени , блок ввода данных, блок вьшода адреса, блок индикации данных,; блок индикации адреса и компаратор , причем выход первого ре-, гистра данных соединен с входами блока вывода данных, блока индикации данных и с первым входом компаратора , выход первого регистра адреса данных соединен с входами блока вьшо5

5 0 5

.0

5

0

5

0

да адреса и блока индикации адреса, выход блока ввода данных соединен с вторым входом компаратора, выход которого подключен к одному из входов блока управлени , другие входы кото- ,рого вл ютс управл ющими входами устройства, первый и второй выходы блока управлени подключены соответственно к управл ющим входам первых .регистра адреса данных и регистра данных и регистра микрокоманд, отличающее с тем, что, с целью повьшени быстродействи и надежности в него введены вторые регистр адреса данных и регистр данных , первый и второй сумматоры, счетчик циклов, коммутатор и регистр кода обращени ,причем первый и второй выходы регистра микрокоманд соединены с первым и вторым выходами комму- татора, третий вход которого подключен к выходу счетчика циклов, а выходы соединены с входами регистра адреса микрокоманд, третий выход регистра микрокоманд соединен с входом счетчика циклов, четвертый выход - с входом регистра кода обращени , п - тый и шестой выходы регистра микрокоманд соединены с первым и вторым .входами первого сумматора, третий вход которого подключен к выходу второго регистра адреса данных, седьмой и восьмой выходы реги.стра микрокоманд соединены с первым и вторым входами второго сумматора, третий вход которого подключен к выходу второго регистра данных, входы вторых регистра данных и регистра адреса данных соединены соответственно с выходами первых- регистра данных и регистра адреса данных, один из выходов регистра кода обращени соединен с третьим входом компаратора и вл етс одним из уп.равл ющих выходов устройства, другим управл ющим вькодом которого вл етс другой выход регистра кода обращени , управл ющие входы вторых регистра данных и регистра адреса , данных и счетчика циклов подключены к второму выходу блока управлени , (третий выход которого соединен с управл ющим входом коммутатора.

Фиг.З

Дум триггер г /I

Триггер 23 ;

JputfepSit .. Триггер 22 .(ШГ

ФигЛ