SU1256040A1

SU1256040A1 - Веро тностное устройство дл анализа сетей

Info

Publication number: SU1256040A1
Application number: SU853852969A
Authority: SU
Inventors: Владимир Михайлович Кузнецов; Василий Васильевич Соколов
Original assignee: Войсковая Часть 25840
Priority date: 1985-02-12
Filing date: 1985-02-12
Publication date: 1986-09-07

Abstract

Изобретение предназначено дл решени задач анализа сетей, представленных веро тностными графами, в частности, оно позвол ет определ ть веро тность существовани св зи между любым входным и любым из выходных элементов рассматриваемой веро тной сети. Устройство содержит генератор тактовых импульсов, счетчик циклов , наборное поле, блок выходных счетчиков , блок преобразователей код-веро тность , элемент ИЛИ, элемент И, элемент задержки, группу элементов И. Наборное поле представл ет собой матрицу смежности графа исследуемой сети, диагональными элементами которой вл ютс элементы И, недиагональными элементами - пары клемм, соединение которых диодными перемычками соответствует единице матрицы смежности, несоединение - нулю. Блок выходных счетчиков содержит счетчики, элементы И. Блок преобразователей код-веро тность содержит Л преобразователей код-веро тность, каждый из которых содержит датчик псевдослучайных чисел, цифровой компаратор и регистратор числа. 1 з. п. ф-лы, 2 ил. е (Л 1C ел Од

Description

Изобретение относитс к вычислительной технике и предназначено дл решени задач анализа сетей, представленных веро тностными графами, в частности дл определени веро тности суилествовани св зи между любым входным и любым из выходных элементов рассматриваемой веро тностной сети.

Устройство позвол ет определ ть структурную надежность {веро тность работоспособности ) сложных разветвленных систем , структурно-надежностные схемы которых не могут быть представлены в виде параллельно-последовательного соединени элементов. Такие системы представл ютс множеством прость х работоспособных состо ний , каждое из которых включает минимальное количество элементов системы, необходимых дл обеспечени данного работоспособного состо ни , и может быть отождествлено с простым путем графа сети.

На фиг. 1 представлена блок-схема веро тностного устройства дл анализа сетей; на фиг. 2 - наборное поле.

Веро тностное устройство дл анализа сетей содержит генератор 1 тактовых импульсов (ГТИ), счетчик 2 циклов, наборное поле 3, блок 4 выходных счетчиков, блок 5 преобразователей код-веро тность, элемент ИЛИ 6, элемент И 7 и элемент 8 задержки, элементы И 9, клеммы 10, диодные перемычки 11, выходные счетчики 12, элементы И 13, преобразователи 14, датчики псевдослучайных чисел 15, цифровые компараторы 16, регистрЕ) 17.

Выход ГТИ 1 соединен с первым входом элемента И 7, выход которого подключен к входу элемента 8 задержки, к вычитающему входу счетчика 2 циклов и к входам блока 5 преобразователей код-веро тность, а второй вход - с вь ходом элемента ИЛИ 7, входы которого соединены с разр дными входами счетчика 2 циклов, выход элемента 8 задержки соединен с разр дными входа.ми счетчика 2 циклов, выход элемента 8 задержки соединен с второй группой входов блока 4 выходных счетчиков.

Наборное поле 3 представл ет собой матрицу смежности графа исследуемой сети, днагональны.ми элементами которой вл ютс элементы И 9, недиагональные элементы - пары клемм 10, соединение которых диодными перемычками 11 соответствует единице матрицы смежности, несоединение - нулю. Пример пол рности включени диодной перемычки 11 показан на фиг. 2 дл узла графа (1, 2). Первые входы и выходы элементов И 9 вл ютс соответственно входами и выходами наборного пол . Входы первого элемента И 9 соединены между собой. Второй вход k-ro элемента И 9 (Й6{2, 3, ... /V}) через пары клемм 10, образующие элементы матрицы смежности, расположенные выше диагонали, соединен с выходами /-х элементов И 9 (/ 1, 2, ..., k-1), выход J-1-o элемента И 9 рб(2, 3 .М}) через

0

5

0

5

0

5

0

5

пары клемм 10, образующие элементы матрицы смежности, расположенные ниже диагонали, подключен к вторым входам k-к элементов И 9.

Блок 4 выходных счетчиков содержит набор счетчиков 12, число которых соответствует числу выходных вершин, отображаемых элементами И 9 наборного пол 3 и соединенных с соответствующими счетчиками через эле.менты И 13.

Блок 5 преобразователей код-веро тность состоит из N одиночных преобразователей 14, каждый из которых, в свою очередь, состоит из датчика 15 псевдослучайных чисел (ДПСЧ), цифрового компаратора 16 и регистра 17 числа. Каждый задействованный на конкретное испытание преобразователь предназначен дл «разыгрывани случайного состо ни соответствующего элемента исследуемой веро тностной сети, дл чего выход цифрового компаратора этого преобразовател соедин етс с соответствующим входом указанного элемента И 9 в наборном поле 3.

Устройство работает следующим образом.

Наборное поле 3 отображает граф исследуемой веро тностной сети путем соединени диодными перемычками 11 пар клемм 10, соответствующих единичным элементам матрицы смежности графа сети. Выходы элементов И 9, соответствующие выходным звень м сети, подключаютс к первым входам элементов И 13. В каждый J-й регистр 17 (7 1, Л) записываетс значение веро тности существовани 1-й верщи- ны графа Р,- . Состо ни неиспользуемых регистров 17 не вли ют на работу устройства. Счетчики 12 устанавливаютс в состо ние «О. В счетчик 2 числа циклов записываетс код числа планируемых экспериментов. Начало работы устройства осуществл етс при поступлении сигнала на вход запуска устройства, разрендающего прохождени тактовых импульсов от ГТИ 1 через элемент И 7 на вход счетчика 2 и на входы датчиков псевдослучайных чисел (ДПСЧ) 15.

При поступлении очередного импульса

на ДПСЧ 15 на его выходе формируетс случайное число Xi, которое сравниваетс с содержимым ,7-го регистра 17 -Я/. При выполнении услови () на выходе j-ой схемы 16 сравнени по вл етс разрешающий потенциал, который подаетс на первый входЗ -го элемента И 9, причем сигнал сохран етс в течение всего элементар ного цикла моделировани . Так с помощью ДПСЧ в каждом из статических экспериментов формируетс граф, в котором может существовать или отсутствовать путь от истока графа к каждой из соединенных с выходным счетчиком 12 верщин. При наличии такого пути на первом входе соответствующего элемента И 13 будет разрешающий потенциал, и задержанный элементом 8 задержки импульс поступит на вход счетчика 12 положительных исходов; при отсутствии пути на первом входе элемента И 13 разрешающего потенциала не будет, и тактовый импульс от ГТИ 1 в счетчик 12 не поступит.

С формированием каждого импульса ГТИ 1 одновременно происходит вычитание содержимого счетчика 2 циклов. Затем-опи санный процесс повтор етс . В момент, когда содержимое счетчика 2 становитс равс целью упрощени устройства,в него введены элемент задержки, элемент ИЛИ и элемент И, вход генератора тактовых импульсов вл етс входом запуска устройства, а выход подключен к первому входу элемен- та И, выход которого подключен к входу элемента задержки, к вычитающему входу счетчика циклов и к входам блока преобразователей код-веро тность, а второй вход элемента И соединен с выходом элемента

ным нулю, на выходе элемента ИЛИ 6 ю ИЛИ, группа входов которого соединена

по вл етс потенциал, запрещающий прохождение тактовых импульсов от ГТИ 1 через элемент И 7.

Claims

Формула изобретени

. Веро тностное устройство дл анализа сетей, содержащее генератор тактовых импульсов , счетчик циклов, наборное поле, группу элементов И, блок выходных счетчиков , б лок Л/ преобразователей код-веро тность (Л - максимальное количество веро тностных элементов исследуемой сети), причем каждый выход группы выходов наборного пол соединен с первым входом

с группой разр дных выходов счетчика циклов , выход элемента задержки соединен с вторыми входами элементов И группы.
2. Устройство по п. 1, отличающеес тем, что наборное поле содержит матрицу

5 чеек, чейки, распо.аоженные на главной диагонали матрицы, выполнены в виде элементов И, а остальные - в виде пар клемм, за.мыкаемых диодными перемычками, первые входы и выходы элементов И вл ютс соот .-- ветственно входами и выходами наборного пол , второй вход первого элемента И подключен к его первому входу, а второй вход

каждого k-TO элемента И (k 2, 3 N)

через пары клемм, образующие чейки матрицы , расположенные выше главной диагоодноименного элемента И группы, выход 25 нали, соединен с выходами /-х элементов И

которого подключен к одноименному входу группы входов блока выходных счетчиков, группа выходов блока преобразователей код-веро тность соединена с группой входов наборного пол , отличающеес тем, что.

с целью упрощени устройства,в него введены элемент задержки, элемент ИЛИ и элемент И, вход генератора тактовых импульсов вл етс входом запуска устройства, а выход подключен к первому входу элемен- та И, выход которого подключен к входу элемента задержки, к вычитающему входу счетчика циклов и к входам блока преобразователей код-веро тность, а второй вход элемента И соединен с выходом элемента

с группой разр дных выходов счетчика циклов , выход элемента задержки соединен с вторыми входами элементов И группы. 2. Устройство по п. 1, отличающеес тем, что наборное поле содержит матрицу

чеек, чейки, распо.аоженные на главной диагонали матрицы, выполнены в виде элементов И, а остальные - в виде пар клемм, за.мыкаемых диодными перемычками, первые входы и выходы элементов И вл ютс соответственно входами и выходами наборного пол , второй вход первого элемента И подключен к его первому входу, а второй вход

каждого k-TO элемента И (k 2, 3 N)

через пары клемм, образующие чейки матрицы , расположенные выше главной диагонали , соединен с выходами /-х элементов И

(/ 1, 2, ..., k-1), а выход каждого /-го элемента И (/ 2, 3, ..., /V) через пары клемм, образующие чейки, расположенные ниже главной диагонали, подключены к вторым входам k-x элементов И.