SU1251107A1 - Digital correlator - Google Patents
Digital correlator Download PDFInfo
- Publication number
- SU1251107A1 SU1251107A1 SU853855361A SU3855361A SU1251107A1 SU 1251107 A1 SU1251107 A1 SU 1251107A1 SU 853855361 A SU853855361 A SU 853855361A SU 3855361 A SU3855361 A SU 3855361A SU 1251107 A1 SU1251107 A1 SU 1251107A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- input
- inputs
- information
- registers
- Prior art date
Links
Landscapes
- Radar Systems Or Details Thereof (AREA)
Abstract
Изобретение относитс к области вьиислительной техники и может быть использовано в системах автоматического управлени и контрол , а также в устройствах цифровой обработки сигналов . Цель изобретени - повышение быстродействи коррел тора, котора достигаетс за счет вычислени коррел ционных оценок без выполнени операции умножени в вном виде. Цифровой коррел тор содержит два аналого-цифровых преобразовател , четыре регистра, два блока пам ти, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, сумматор, компаратор , коммутатор, генератор тактовых импульсов, элемент И и блок синхронивации. Компаратор и коммутатор производ т выбор и передачу меньшего по модулю значени кода на чет- вертый регистр, а большего - на третий регистр. Введение элемента ИСКЛЮЧАЮЩЕЕ ИЛИ с соответств тощими функциональными св з ми позвол ет перейти от циклического вьтолнени операции умножени к вьшолнению ее за од- - ну операцию сравнени кодов и нескольких операций сдвига и тем самым получить существенный выигрыш в скорости вычислени значений коррел ционных функций. 2 ил. i (ЛThe invention relates to the field of sophisticated technology and can be used in automatic control and monitoring systems, as well as in digital signal processing devices. The purpose of the invention is to increase the speed of the correlator, which is achieved by calculating the correlation estimates without performing the multiplication operation in an explicit form. The digital correlator contains two analog-digital converters, four registers, two memory blocks, an EXCLUSIVE OR element, an adder, a comparator, a switch, a clock generator, an AND element, and a synchronization unit. The comparator and the switch select and transmit a smaller modulo code value to the fourth register, and a larger one to the third register. The introduction of the EXCLUSIVE OR element with appropriate functional links allows one to go from cyclic execution of the multiplication operation to its execution in one operation of comparison of codes and several shift operations and thereby obtain a significant gain in the speed of calculating the values of correlation functions. 2 Il. i (L
Description
.1.one
Изобретение откоситс к вычислительной технике и может быгь использовано в системах автоматргческого управлени и контрол , примен ег к, напримерS в радиолокации.The invention approaches computers and can be used in automatic control and monitoring systems, for example, in radiolocation.
Целью изобретени вл етс повышение быстродействи коррел тора.The aim of the invention is to increase the speed of the correlator.
На фиг.1 представлена структурна схема жоррел торау на фиг.2 - структурна схема блока синхрониза- umi.Figure 1 shows the structural diagram of Gerelle Torau in figure 2 - the block diagram of the synchronization block umi.
Коррел тор (фиг.1/ содержит первый аналого-цифровой преобразователь 1, первый регистр 2, первый блок 3 пам ти, второй регистр 4, второй апа- лого-цифровой преобразователь 5, элемент ИСКЛЮЧАЮЩЕЕ ИЛИ 6 компаратор 7 коммутатор 8, третга регистр 9, четвертый регистр 10, генератор 11 тактовых импульсов, сз мматор 12, второй блок 13 пам ти, элемент И 14, блок 5 синхронизации, первый вход 16 коррел тора , второй вход 7 коррел тора, выход 18 коррел тора.The correlator (figure 1 / contains the first analog-to-digital converter 1, the first register 2, the first memory block 3, the second register 4, the second analog-digital converter 5, the EXCLUSIVE OR element 6 comparator 7 switch 8, the third register 9 , fourth register 10, clock generator 11, cz mmator 12, second memory block 13, AND element 14, synchronization unit 5, first input 16 of the correlator, second input 7 of the correlator, output 18 of the correlator.
Блок 15 синхронизации коррел тора (фиг.2) содержит генератор 19 одиночного импульса, первый элемент 20 задержки, первый элемен г ИЛИ 21 , первый триггер 22, первый элемент И 23, первый элемент ИЛИ 24, второй элемент 25 задержки, третий элемент ШШ 26, третий элемент 27 задержки, четвертый элемент ИЛИ 28, четвертый и п тый элементы 29 и 30 задержки, второй элемент И 31, первый задающий генератор 32, п тый и шестой элементы ИЛИ 33 и 34, второй триггер 35 третий элемент И 36, седьмой элемент ИЛИ 37, шестой и седьмой элементы 38 и 3 задержки, четвертый элемент И 40, восьмой и дев тый элементы ИЛИ 41 и 42, третий триггер 43, п тый элемент И 44, восьмой и дев тый элементы 45 и 46 задержки, второй задшощий генератор 47, элемент РШИ 48, четвертый триггер 49, шестой элемент И 50, дес тый и одиннадцатый элементы 51 и 52 задержкИуДес тый, одиннадцатьй и двенадцатый элементы ШП 53-55, двенадца- The synchronization unit 15 of the correlator (figure 2) contains a single pulse generator 19, the first delay element 20, the first element OR 21, the first trigger 22, the first element AND 23, the first element OR 24, the second delay element 25, the third element ШШ 26 , the third delay element 27, the fourth element OR 28, the fourth and fifth elements 29 and 30 of the delay, the second element AND 31, the first master oscillator 32, the fifth and sixth elements OR 33 and 34, the second trigger 35 the third element AND 36, the seventh the element OR 37, the sixth and seventh elements 38 and 3 of the delay, the fourth element And 40, the eighth and the eighth elements OR 41 and 42, the third trigger 43, the fifth element And 44, the eighth and ninth elements 45 and 46 of the delay, the second down generator 47, the element RSHI 48, the fourth trigger 49, the sixth element And 50, the tenth and eleventh elements 51 and 52, the tenth, eleventh, and twelfth elements of ШП 53-55, twelve
NtmHNtmh
R.y(ut) мR.y (ut) m
sign у, 9 msign y, 9 m
072072
тьй и тринадцатьй элементы 56 и 57 за- дерглки, счетчики 58 и 59 адреса и произведений , четырнадцатьш, п тнадцатый, шестнадцатьй и семнадцатый элементы 60-63 задержки, седьмой элемент И 64, первый, третий,, четвертый, п тый, шестой , седьмой, дев тьй, дес тьи, пось мой, одиннадцатый, тринадцатый, двенадцатый и второй выходы 66, 67, 70, 69,71,77,72,73,68,74,65,76 и 75 соответственно .the thirteenth and thirteenth elements 56 and 57 of the delay, the counters 58 and 59 of the address and works, fourteen, fifth, sixteenth and seventeenth delay elements 60-63, the seventh element AND 64, the first, the third, the fourth, the fifth, the sixth, the seventh, nine, ten, my, eleventh, thirteenth, twelfth, and second exits are 66, 67, 70, 69,71,77,72,73,68,74,65,76 and 75, respectively.
Цифровой коррел тор работает следующим образом.The digital correlator works as follows.
На входы 16 и 17 поступают соответственно сигналы x(t) и y(t). Пройд через аналого-цифровые преобразова- тели 1 и 5, их оцифрованные модульные значени , представл емые в естественной форме, после хранени на соответствующих регистрах 2, 4 и задержки в первом блоке 3 пам ти поступают на входы компаратора 7 и коммутатора 8. Последние обеспечивают передачу меньшего по модулю цифрового кода в третий регистр 9, а большего в четвертый регистр 10. Такое распределение цифровых кодов, по регистрам 9 и 10 фактически обеспечивает релейный метод вьиислени оценки коррел ционной функции, так как в дальнейшем все вычислительные операции провод тс только над одним, меньшим по модулю, цифровым кодом, наход щим- сз в третьем регистре 9. Дополнительно к этому в коррел торе производитс анализ старшего разр да модульного значени большего цифрового кода , который обеспечивает коррецию меньшего цифрового кода с целью получени более высокой точности вьпшс- лени промежуточных произведений. Полученные таким образом модульные значени произведений поступают на вход суг-матора 12, на знаковый вход которого с выхода элемента ИСКЛОЧАЮЩЕЕ ИЛИ 6 поступает знак произведени . На сумматоре 12 совместно с вторым блоком 13 пам ти формируетс окончательна оценка коррел ционной функции:The inputs 16 and 17 receive signals x (t) and y (t) respectively. Passing through analog-to-digital converters 1 and 5, their digitized modular values, represented in natural form, after being stored on the corresponding registers 2, 4 and delays in the first memory block 3 are fed to the inputs of the comparator 7 and switch 8. They provide transferring a smaller digital code to the third register 9, and a larger one to the fourth register 10. This distribution of digital codes over registers 9 and 10 actually provides a relay method for determining the correlation function, since in the future all computational operations are performed on only one, smaller in modulus, digital code located in the third register 9. In addition, the higher bit of the modular value of a larger digital code is analyzed in the correlator to obtain a smaller digital code in order to obtain higher accuracy of intermediate products. The modular values of the works thus obtained are fed to the input of the sugator 12, to the sign input of which, from the output of the element EXCLUSIVE OR 6, receives the sign of the product. At adder 12, together with the second memory block 13, a final evaluation of the correlation function is formed:
..
при )х,.,/ ;at) x,., /;
2 , при /х J . 2, with / x J.
3131
где Ktx (К|) - количество нулей (число сдвигов) между зап той и первой значащей цифрой входного кода Х. ц, (У;)) ,where Ktx (K |) is the number of zeros (the number of shifts) between the comma and the first significant digit of the input code X. c, (Y;)),
Дл организации синхронной работы отдельных блоков и вычислени оценки коррел ционной функции параллельно-последовательным способом в. соответствии с выражением. (1) исполь зуетс блок 15 синхронизации. Работа цифрового коррел тора синхронизируетс четырьм последовательност ми импульсов, вырабатываемых блоком 15. Работа блока 15 начинаетс с выработ ки генератором .О 9 одиночного импульса управл ющего сигнала 65 СБРОС. Данный управл ющий сигнал обеспечивает установку в исходное нулевое, состо ние блока 13, первого 22, второго 35, третьего 43 и четвертого 49 триггеров, а также счетчиков 58 адреса и 59 произведений. Задержанный в первом элементе 20 задержки управл ющий сигнал СБРОС производит установку в единичное состо ние первого триггера 22, разреша передачу тактовых импульсов, формируемых первым задаюащм генератором 32, через первый элемент И 23 на вход последо- вательно соединенных второго 25 и третьего 27 элементов задержки. В результате с тактовой частотой первого задающего генератора 32 вырабатываетс перва последовательность уп- равл ющих сигналов:To organize the synchronous operation of individual blocks and calculate the correlation function estimate in a parallel-sequential way. according to the expression. (1) Synchronization unit 15 is used. The operation of the digital correlator is synchronized by four sequences of pulses generated by block 15. Operation of block 15 begins with the generation of a single pulse of control signal 65 RESET by the generator. This control signal provides for setting to the initial zero state of the block 13, the first 22, the second 35, the third 43 and the fourth 49 triggers, as well as the counters 58 of the address and 59 products. Delayed in the first delay element 20, the control signal RESET sets the first trigger 22 to one state, allowing the transmission of clock pulses generated by the first master oscillator 32 through the first 23 And to the input of the second delay elements 27. As a result, the first sequence of control signals is generated with a clock frequency of the first master oscillator 32:
Т-1 ПУСК АЦП - управл ющий сигнал 66, обеспечивающий формирование и выдачу оцифрованных величин с вы- ходов первого и второго аналого циф- ровых преобразователей 1 и 5, а также перевод первого 2 и второго 4 регистров в нулевое состо ние, при этом последние подготавливаютс к : приему новой информации, поступающей с первого I и второго 5 аналого- цифровых преобразователей;T-1 START ADC - control signal 66, which ensures the formation and output of digitized values from the outputs of the first and second analog digital converters 1 and 5, as well as transferring the first 2 and second 4 registers to the zero state, with the last prepared for: receiving new information from the first I and second 5 analog-to-digital converters;
1-2 ЗАПИСЬ В РЕГИСТРЫ 1 и 2 С АЦП управл ющий сигнал 67;1-2 WRITING IN REGISTERS 1 and 2 C ADC control signal 67;
Т-З ЗАПИСЬ В БЛОК 3 - управл ю- щий сигнал 69, обеспечивающий пара- фазную запись информации с выхода первого регистра 2 в чейку пам ти блока 3 по текущему адресу, сформированному счетчиком 58 адреса. T-W RECORDING IN BLOCK 3 is a control signal 69, providing para-phase recording of information from the output of the first register 2 into the memory cell of block 3 at the current address generated by the address counter 58.
В результате после формировани т-1 раз первой последовательности управл ющих сигналов блок 15 с так1074As a result, after generating the t-1 times the first sequence of control signals, the unit is 15 seconds.
ТОБОЙ частотой второг о задаюи сго генератора 47 вырабатывает вторую последовательность управл ющих сигналов :YOU, the frequency of the second generator 47 generates a second sequence of control signals:
И-1 ПУСК АЦП - управл ющий сигнал 66;I-1 START ADC - control signal 66;
II-2 ЗАПИСЬ В РЕГИСТРЫ 1 И 2 С АЦП - отправл ющий сигнал 67;II-2 RECORDING IN REGISTERS 1 AND 2 WITH ADC - sending signal 67;
II-3 ЗАПИСЬ В БЛОК 3 - управл ющий сигнал 69;II-3 RECORDING IN BLOCK 3 - control signal 69;
II-4 ЗАПИСЬ В РЕГИСТРЫ 9 и 10 - управл ющий сигнал 72, обеспечивающий парафазную запись информации в регистры 9 и 10, поступающий с выхода коммутатора 8, управл емого компаратором 7;II-4 RECORDING TO REGISTERS 9 and 10 - control signal 72, which provides paraphase recording of information in registers 9 and 10, coming from the output of switch 8, controlled by comparator 7;
11-5 ПУСК ГЕНЕРАТОРА - управл ющий сигнал 73, обеспечивающий запус генератора 11;11-5 START OF THE GENERATOR - control signal 73, which ensures the start of the generator 11;
II-6 СЧИТЫВАНИЕ С БЛОКА 13 - управл ющий сигнал 74, обеспечивающий парафазное считывание информации в сумматор 12 с блока 13 по текущему адресу, сформированному счетчиком 58 адреса;II-6 READING FROM BLOCK 13 - control signal 74, providing paraphase reading of information into adder 12 from block 13 at the current address generated by address counter 58;
II-7 СЛОН{ЕНЖ - управл ющий сигнал 75, обеспечивающий вьтолнение операции сложени в сумматоре 12;II-7 ELEPHANT {ENZH - control signal 75, which provides for the addition of the addition operation in the adder 12;
II-8 ЗАПИСЬ В БЛОК 13 - управл ющий сигнал 76, обеспечивающий пара- фазную запись информации с сумматора 1 2 в блок 13 по текущему адресу, сформированному счетчиком 58 адресаII-8 RECORDING INTO BLOCK 13 - control signal 76, which provides para-phase recording of information from the adder 1 2 to block 13 at the current address generated by the address counter 58
III-1 СЧИТЫВАНИЕ С БЛОКА 3 - управл ющий сигнал 71, обеспечивающий парафазное считывание информации в первый регистр 2 с блока 3 по текущему адресу; сформированному счетчиком 58 адреса;III-1 READING FROM BLOCK 3 - control signal 71, which provides paraphase reading of information in the first register 2 from block 3 to the current address; formed by the counter 58 addresses;
III-2 ЗАПИСЬ В РЕГИСТР 2 - управл ющий сигнал 70, обеспечивающий парафазную запись информации с блока 3 в первый регистр 2;III-2 WRITING IN REGISTER 2 - control signal 70, providing a paraphase recording of information from block 3 to the first register 2;
III-8 РЕГЕНЕРАЦИЯ - управл ющий сигнал 77, обеспечивающий регенераци ( перезапись информации с i-й чейки в (1-1)-ю чейку пам ти) информации в блоке 3, Одновременно данный управл ющий сигнал произт одит перевод третьего триггера 43 в едини чное состо ние (п1эи этом разрешаетс выработка второй последовательности управл ющих сигналов), четвертого триггера 49 в нулевое СОСТОЯНИЕ (выработка третьей последовательности управл ющих сигналов прекрап1аетс ) , а также поступает на вход счетчика 59III-8 REGENERATION - control signal 77, which provides regeneration (rewriting information from the i-th cell into (1-1) -th memory cell) of information in block 3. At the same time, this control signal translates the third trigger 43 into one the first state (this allows the generation of the second sequence of control signals), the fourth trigger 49 to zero (the generation of the third sequence of control signals ceases), and also enters the input of the counter 59
произведений дл формировани следующего (большего на единицу младшего разр да) номера текущего произведени .works to form the next (larger by unit lower-order) number of the current work.
Выработка второй и третьей последовательностей управ.ь- ющих сигналов прекращаетс сигналом переполнени , вырабатываемым счетчиком 59 произведений . Сигнал переполнени переводит четвертый триггер 49 в нулевое состо ние, а второй триггер 35 в единичное состо ние, В результате после формировани N-ra раз второй по следовательности управл ющих сигналов и (N-m)(m-l) раз третьей последовательности управл ющих сигналов блок 53 с тактовой частотой первого задающего генератора 32 выраба- тывйет четвертую последовательность управл юпцта сигналов sThe generation of the second and third control signal sequences is terminated by an overflow signal generated by a counter 59 of works. The overflow signal transfers the fourth trigger 49 to the zero state, and the second trigger 35 to the single state. As a result, after generating N-ra times the second sequence of control signals and (Nm) (ml) times the third sequence of control signals, the block 53 s the clock frequency of the first master oscillator 32 generates the fourth sequence of control signals s
IV-J СЧИТЫВАНИЕ С БЛОКА 13 - управл ющий сигнал 74, обеспечивающий парафазное считывание информации на устройство индикации с блока 13 по текущему адресу, сформированному счетчиком 58 адреса. Данный управл ющий сигнал через седьмой элемент 39 задержки поступает на вход счетчи- ка 58 адреса дл формировани следующего (большего на единицу младшего разр да) номера текущего адреса считывани , Одновременно управл ющий Сигнал 74 через шестой элемент 38 задержки поступает на вход четвертого элемента. И 40. Последний с учетом содержимого счетчика 58 адреса формирует сигнал перевода в. нулевое состо ние второго триггера 35, Управ- л ющий сигнал 68 блока 15 представл ет собой L-разр дный код адреса, поступающий на входы блоков 3 и 13.IV-J READING FROM BLOCK 13 - control signal 74, which provides paraphase reading of information on the display device from block 13 to the current address generated by address counter 58. This control signal through the seventh delay element 39 is fed to the input of the address counter 58 to form the next (greater by one least significant bit) number of the current readout address. Simultaneous control signal 74 through the sixth delay element 38 is fed to the fourth element. And 40. The latter, taking into account the contents of the counter 58 of the address, generates a transfer signal to. the zero state of the second flip-flop 35, the control signal 68 of the block 15 is the L-bit code of the address received at the inputs of the blocks 3 and 13.
На этом работа цифрового коррел тора прекращаетс .At this point, the operation of the digital correlator ceases.
Выходы управл ющих сигналов I-, , 1-2 и , 1-3 и IT.-3, вл ю- ищес общими дл отдельных узлов цифрового коррел тора, объединены че рез двз входовые логические элементы ИЛИ 24, 26, 28 и 37 соответственно. Логические элементы И 3L 40 и 64 вл ютс многовходовыми с числом входов L+1, где L - разр дность двоично го счетчика 58 адреса., и представл ют собой элементы неполного дешифратора .The outputs of the control signals I-, 1-2 and 1-3 and IT.-3 are common to the individual digital correlator nodes, and the input logic elements OR 24, 26, 28 and 37 respectively are combined . Logic elements And 3L 40 and 64 are multi-input with the number of inputs L + 1, where L is the bit size of the binary counter 58 address., And represent the elements of the incomplete decoder.
10ten
,15 20 15 20
25 зо о 25 so
55 55
4545
5050
Формула и 3 о б р е т а м н Formula and 3 onbretam
Цифровой коррел тор, содержавши первый и второй аналого-цифровые преобразователи , первый, второй, третий и четвертый регистры, первый и второй блоки пам ти, ком таратор, коммутатор , элемент И, сумматор, блок синхронизации и генератор тактовых импульсов , причем информационные входы первого и второго аналого-цифровых преобразователей вл ютс первым и вто- pbiNS информационными входами коррел тора соответственно, выходы первого и второго аналого-цифровых преобразователей соединены с информационными входами rtepBoro и второго регистров соответственно, разр дные выходы которых соединены с соответ- ствузощими информационными входами коммутатора, объединенные входы запуска первого и второго аналого-цифровых преобразователей соединены с первым выходом блока синхронизации, вход разрешени сум1 1ировани сут гматора со единен с вторым выходом блока синхронизации , отличающийс тем, что, с целью повьшени быстродействи , в него введен элемент ИСКЛЮЧАЮЩЕЕ ИЛИ, третий выход блока синхронизации подключен к объединен ным входам разрещени записи первого и второго регистров, объединенные входы обнулени которых подключены к первому выходу блока синхронизации, четвертый выход которого соединен с дополнительным входом разрешени записи первого регистра, п тый выход блока синхронизации соединен с первым входом разрешени записи перво- то блока пам ти, вход считьшани которого соединен с шестым выходом блока синхронизации, седьмой выход которого соединен с вторым входом разрешени записи первого блока пам ти, адресные входы первого и второго блоков пам ти объединены и подключены к восьмому выходу блока синхронизации, дев тый выход которого подключен к объединенным входам разрешени записи третьего и четвертого регистров,: дес тьш выход блока синхронизации соединен с входом запуска генератора тактовых импульсов, одиннадцатый выход блока синхронизации соединен с входом считывани второго блока пам ти , первый вход разрешени записи которого соединен с двенадцатым выхо71The digital correlator containing the first and second analog-to-digital converters, the first, second, third and fourth registers, the first and second memory blocks, the comparator, the switch, the And element, the adder, the synchronization unit and the clock generator, the information inputs of the first and the second analog-digital converters are the first and second bi-Ns information inputs of the correlator, respectively, the outputs of the first and second analog-digital converters are connected to the information inputs rtepBoro and the second registers with Respectively, the bit outputs of which are connected to the corresponding information inputs of the switch, the combined start inputs of the first and second analog-to-digital converters are connected to the first output of the synchronization unit, the resolution input sum 1 1 day of the gmator is connected to the second output of the synchronization unit, characterized in that , in order to increase the speed, an EXCLUSIVE OR element is introduced into it, the third output of the synchronization unit is connected to the combined inputs of the recording resolution of the first and second registers, The joint zeroing inputs of which are connected to the first output of the synchronization unit, the fourth output of which is connected to the additional recording enable input of the first register, the fifth output of the synchronization unit is connected to the first recording enable input of the first memory block, the input of which is connected to the sixth output of the synchronization unit , the seventh output of which is connected to the second input of the recording resolution of the first memory block, the address inputs of the first and second memory blocks are combined and connected to the eighth output of the block with Synchronization, the ninth output of which is connected to the combined enable inputs of the third and fourth registers, the tenth output of the synchronization unit is connected to the trigger input of the clock generator, the eleventh output of the synchronization unit is connected to the read input of the second memory unit, the first write enable input of which is connected with the twelfth exit71
дом блока синхронизации, тринадцатьБт выход которого соединен с вторым входом разрешени записи второго блока пам ти, информационный вход-выход первого регистра соединен с информа- ционным входом-выходом первого блока пам ти,,разр дные выходы первого и второго регистров соединены с соответствующими информационными входами компаратора, выходы Больще и Меньше которого соединены с соответствующими управл ющими входами коммутатора, первый и второй информационные выходы которого соединены с информационными входами третьего и четвертого регистров соответственно, входы синхронизации которых объеди1078the synchronization block house, thirteenBT whose output is connected to the second recording enable input of the second memory block, the information input-output of the first register is connected to the information input-output of the first memory block, the bit outputs of the first and second registers are connected to the corresponding information inputs the comparator, which outputs are Larger and Less than which are connected to the corresponding control inputs of the switch, the first and second information outputs of which are connected to the information inputs of the third and fourth th registers, respectively, whose clock inputs obedi1078
нены и подключены к выходу элемента И, первый вХод которого соедилен с выходом четвертого регистра, второй вход элемента И соединен с выходом генератора тактовых импульсов, выход третьего регистра соединен с первым информационным входом су1-1мато ра, второй информационньй вход которого соединен с выходом элемента ИСКЛЮЧАЮЩЕЕ ИЛИ, первый и второй ин ,формационные входы которого соединены со знаковыми выходами первого и вто рого регистров соответственно, ин- .формационный вход-выход сумматора соединен с информационным входом-выходом второго блока пам ти, выход которого вл етс выходом коррел тор1а.and the first input of the element I is connected to the output of the clock generator, the output of the third register is connected to the first information input of the amp1-1mator, the second information input of which is connected to the output of the element EXCLUSIVE OR, the first and second inlets, the formation inputs of which are connected to the sign outputs of the first and second registers, respectively, the informational input-output of the adder is connected to the information input-output t The first memory block whose output is the output of the correl tor1.
Редактор И.РыбченкоEditor I.Rybchenko
Составитель Е.Ефимова Техред М.ХоданичCompiled by E.Efimova Tehred M.Hodanich
Заказ 4413/47Тираж 67 ПодписноеOrder 4413/47 Circulation 67 Subscription
ВНИИПИ Государственного комитета СССРVNIIPI USSR State Committee
по делам изобретений и открытий 113035, Москва, Ж-35,, Раушска наб., д. 4/5for inventions and discoveries 113035, Moscow, Zh-35, Raushsk nab., 4/5
Производственно-полиграфическое предпри тие, г.Ужгород, ул.Проектна , 4Production and printing company, Uzhgorod, Projecto st., 4
Корректор А.ОбручарProofreader A. Obruchar
Claims (1)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853855361A SU1251107A1 (en) | 1985-02-11 | 1985-02-11 | Digital correlator |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU853855361A SU1251107A1 (en) | 1985-02-11 | 1985-02-11 | Digital correlator |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1251107A1 true SU1251107A1 (en) | 1986-08-15 |
Family
ID=21162752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU853855361A SU1251107A1 (en) | 1985-02-11 | 1985-02-11 | Digital correlator |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1251107A1 (en) |
-
1985
- 1985-02-11 SU SU853855361A patent/SU1251107A1/en active
Non-Patent Citations (1)
Title |
---|
Грибанов Ю.И. Автоматические, цифровые коррел торы. М.: Энерги , 1971, с. 153. Авторское свидетельство СССР № 1096656, кл. G 06 F 157336, 1983. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU1251107A1 (en) | Digital correlator | |
SU1265795A1 (en) | Device for executing walsh transform of signals with adamard ordering | |
SU1325470A1 (en) | Random number generator | |
SU1430946A1 (en) | Digital generator of periodic functions | |
SU1179335A1 (en) | Quasi-stochastic converter | |
SU1226451A1 (en) | Random number sequence generator | |
SU656052A1 (en) | Binary-decimal-to-binary code converter | |
SU1653153A1 (en) | Variable-ratio divider | |
SU1487020A1 (en) | Unit for synchronization of computer system | |
SU1644159A1 (en) | Correlator | |
SU1298759A1 (en) | Information input-output device | |
SU790218A1 (en) | Device for synchronizing timing train signals | |
SU1624699A1 (en) | Residue system code to positional code converter | |
RU1815652C (en) | Correlation device | |
SU1413590A2 (en) | Device for time scale correction | |
SU731592A1 (en) | Pulse distributor | |
SU1383369A1 (en) | Code ring generator | |
SU961150A1 (en) | Pulse recurrence rate amplifier | |
SU1439619A1 (en) | Device for dividing correlograms | |
SU847313A1 (en) | Information input device | |
RU2011215C1 (en) | Modulo 3 convoluting device | |
SU1727200A1 (en) | Device for conversion of series code to parallel code | |
SU450161A1 (en) | Apparatus for generating quaternary code signals | |
SU1352504A1 (en) | Averaging device | |
SU1277103A1 (en) | Random binary number generator |